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頻率調(diào)諧要求R1A和R1B的電阻值物理傳輸介質(zhì)

發(fā)布時間:2022/2/26 22:49:13 訪問次數(shù):990

電路和10kΩ雙digiPOT,可以分別以8kΩ、4 kΩ和670Ω的電阻值調(diào)諧8.8kHz、17.6kHz和102kHz振蕩頻率,頻率誤差低至±3%。

在頻率相關(guān)應(yīng)用中使用此類電路時,必須注意不要超過digiPOT的帶寬限值,因為該值與可編程電阻呈函數(shù)關(guān)系。此外,頻率調(diào)諧要求R1A和R1B的電阻值相同。但是,兩個通道只能依次設(shè)置,并會導(dǎo)致瞬時臨界中間狀態(tài)。

對于某些應(yīng)用,這種情況是不可接受的。在這些情況下,可以使用支持菊花鏈模 式的digiPOT(例如 AD5204),以便能夠同時更改電阻值。

核心采用高速的處理機(jī),主要是考慮以后對于系統(tǒng)的二次開發(fā)。以及方便算法的移植。指令系統(tǒng)最高可在150MHZ主頻下工作,并帶有18k的0等待周期片上SRAM和128k片上存取時間為36ns FLASH。

提高輸出頻率可能會影響頻率誤差。例如,200 kHz時,頻率誤差將增至6%。

其片上外設(shè)主要包括ADC、雙SCI、SPI、McBSP、eCAN等,并帶有事件管理模塊(EVA、EVB),分別包括6路PWM/CMP、2路QEP、3路CAP、2路16位定時器。其中的雙SCI可以一路接傳感器一路接PC及時輸出調(diào)試信息。

長的PCB走線經(jīng)過多個接插件,PCB板難免會遇到阻抗不連續(xù)的情況。阻抗不連續(xù)會引起多次反射,在信號完整性上產(chǎn)生過沖,振鈴現(xiàn)象。

FR4 PCB走線,在5Gbps速率時,在使用ST60中SLVS走線長度最長可以到30cm。如果SLVS是經(jīng)過多PCB板和接插件的復(fù)雜情況,需要在ST60的SLVS接收端用示波器測量眼圖,使得眼圖滿足抖動<0.375UI,眼高>200mV的要求。

還有一種情況,SLVS信號通過射頻電纜或者是高速線纜傳輸,比如通過USB3.0線纜作為物理傳輸介質(zhì),損耗會明顯降低,相應(yīng)地傳輸距離會更大。


電路和10kΩ雙digiPOT,可以分別以8kΩ、4 kΩ和670Ω的電阻值調(diào)諧8.8kHz、17.6kHz和102kHz振蕩頻率,頻率誤差低至±3%。

在頻率相關(guān)應(yīng)用中使用此類電路時,必須注意不要超過digiPOT的帶寬限值,因為該值與可編程電阻呈函數(shù)關(guān)系。此外,頻率調(diào)諧要求R1A和R1B的電阻值相同。但是,兩個通道只能依次設(shè)置,并會導(dǎo)致瞬時臨界中間狀態(tài)。

對于某些應(yīng)用,這種情況是不可接受的。在這些情況下,可以使用支持菊花鏈模 式的digiPOT(例如 AD5204),以便能夠同時更改電阻值。

核心采用高速的處理機(jī),主要是考慮以后對于系統(tǒng)的二次開發(fā)。以及方便算法的移植。指令系統(tǒng)最高可在150MHZ主頻下工作,并帶有18k的0等待周期片上SRAM和128k片上存取時間為36ns FLASH。

提高輸出頻率可能會影響頻率誤差。例如,200 kHz時,頻率誤差將增至6%。

其片上外設(shè)主要包括ADC、雙SCI、SPI、McBSP、eCAN等,并帶有事件管理模塊(EVA、EVB),分別包括6路PWM/CMP、2路QEP、3路CAP、2路16位定時器。其中的雙SCI可以一路接傳感器一路接PC及時輸出調(diào)試信息。

長的PCB走線經(jīng)過多個接插件,PCB板難免會遇到阻抗不連續(xù)的情況。阻抗不連續(xù)會引起多次反射,在信號完整性上產(chǎn)生過沖,振鈴現(xiàn)象。

FR4 PCB走線,在5Gbps速率時,在使用ST60中SLVS走線長度最長可以到30cm。如果SLVS是經(jīng)過多PCB板和接插件的復(fù)雜情況,需要在ST60的SLVS接收端用示波器測量眼圖,使得眼圖滿足抖動<0.375UI,眼高>200mV的要求。

還有一種情況,SLVS信號通過射頻電纜或者是高速線纜傳輸,比如通過USB3.0線纜作為物理傳輸介質(zhì),損耗會明顯降低,相應(yīng)地傳輸距離會更大。


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