一款完全可編程的抖動衰減雙路時鐘轉(zhuǎn)換器ICAD9559，以滿足高速光纖傳輸網(wǎng)絡(luò)(OTN) 應(yīng)用和高密度線路卡的時序要求。

AD9559四輸入多服務(wù)線路自適應(yīng)時鐘轉(zhuǎn)換器可同時支持不同的標(biāo)準(zhǔn)頻率，適合各種有線通信應(yīng)用，包括同步以太網(wǎng)、SONET/SDH、1/10/100G以太網(wǎng)、光纖通道，以及其他需要低抖動、高靈活性及快速上市的應(yīng)用。

AD9559轉(zhuǎn)換器IC可將任何標(biāo)準(zhǔn)輸入頻率同步轉(zhuǎn)換為高達(dá)1.25GHz的任何標(biāo)準(zhǔn)輸出頻率，12kHz至20 MHz集成帶寬范圍內(nèi)的總抖動小于400fs RMS（均方根）。AD9559用單芯片IC取代了兩個同步時序器件，有助于設(shè)計人員減小電路板面積及優(yōu)化成本。

AD9559是業(yè)界最靈活的高性能雙路自適應(yīng)時鐘轉(zhuǎn)換解決方案，適合高密度線路卡和OTN應(yīng)用。

自適應(yīng)時鐘允許在鎖定DPLL的同時改變DPLL分頻比。因此，輸出頻率可在標(biāo)稱輸出頻率的±100ppm范圍內(nèi)動態(tài)調(diào)整，頻率分辨率步進(jìn)小于0.1ppb，無需斷開環(huán)路或?qū)ζ骷匦戮幊�。AD9559 IC的并行PLL架構(gòu)允許用戶生成完全相互獨(dú)立的輸出時鐘。

兩個DPLL都可以與四個輸入?yún)⒖紩r鐘之一同步，且每個DPLL都能產(chǎn)生兩個輸出時鐘。DPLL可以降低與外部參考時鐘相關(guān)的輸入時間抖動或相位噪聲。

Altera的Stratix V FPGA是業(yè)界唯一能夠提供14.1 Gbps收發(fā)器帶寬的FPGA，也是唯一支持最新一代光纖通道協(xié)議(16GFC)的FPGA。

背板、交換機(jī)、數(shù)據(jù)中心、云計算應(yīng)用、測試測量系統(tǒng)以及存儲區(qū)域網(wǎng)的開發(fā)人員采用Altera最新一代28-nm高性能FPGA，能夠大幅度提高數(shù)據(jù)速率，快速進(jìn)行存儲并檢索信息。對于光傳送網(wǎng)(OTN)應(yīng)用，采用Stratix V FPGA，運(yùn)營商能夠在網(wǎng)絡(luò)中迅速靈活的支持高速增長的數(shù)據(jù)流。

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