VHDL中Loop動態(tài)條件的可綜合轉(zhuǎn)化
發(fā)布時間:2008/5/27 0:00:00 訪問次數(shù):1074
來源:單片機(jī)及嵌入式系統(tǒng)應(yīng)用 作者:朱國魂 周 婭摘要:論述vhdl中l(wèi)oop語句動態(tài)表達(dá)式的可綜合性問題,提出三種解決方法:直接代入法、邊界擴(kuò)充法和計數(shù)器法,并對比這三類方法的適用性。
關(guān)鍵詞:vhdl loop動態(tài)條件 綜合子集 直接代入法 邊界擴(kuò)充法 計數(shù)器法
引言vhdl是一種硬件描述語言,于1983年被ieee制定為國際標(biāo)準(zhǔn)ieee1076。近年來國內(nèi)引進(jìn)和出版了不少教材,使其在國內(nèi)得到迅速推廣。由于vhdl最初目的是為了實(shí)現(xiàn)硬件的建模而被提出的,所以其措施能力超越了數(shù)字邏輯集成電路的范圍。而現(xiàn)有的eda工具基本上只能支持vhdl的子集,特別是針對fpga/cpld器件進(jìn)行的不同的綜合工具,其綜合子集并非統(tǒng)一,不少初學(xué)者很難掌握。即使是部分有經(jīng)驗(yàn)的設(shè)計者,對于通常高級語言中都會涉及的循環(huán)語句,在vhdl中往往也不能運(yùn)用自如,甚至無法表達(dá)此類邏輯,從而限制了vhdl的應(yīng)用水平。例如,vhdl的并行堆排序描述就是一個比較典型的例子。該實(shí)例十分類似通常數(shù)據(jù)結(jié)構(gòu)的描述,推廣前景誘人;但只能通過仿真,卻不能在目前任何一個eda工具進(jìn)行綜合,導(dǎo)致無實(shí)用價值。
本文從高級語言涉及最多的loop語句出發(fā),討論如何在vhdl中解決這類問題。
1 無法綜合的loop動態(tài)條件vhdl中l(wèi)oop表達(dá)式有三種體現(xiàn)形式:while……loop、for……loop和單獨(dú)的loop語句。它還支持next、exit和標(biāo)號,因此,循環(huán)語句的表達(dá)能力大于常規(guī)的c或pascal語言。程序1是利用for語句和while語句描述插入算法的部分代碼。
程序1 不可綜合的vhdl循環(huán)語句
……
for i in 2 to length loop ---length為一個變量
temp:=mylist(i);
j:=i;
while(j>1)and mylist(j-1)<temp loop
mylist(j):=mylist(j-1);
j:=j-1;
end loop;
mylist(j):=temp;
end loop;
……
對于第一個for語句,eda工具synplify綜合時將會給出無邊界的范圍錯誤提示。
@e:"h:.vhd"|for loops with unbound ranges should contain w wait statement
即使部分優(yōu)秀的綜合工具,例如orcad express、mentor grpahs quickhdl等能夠綜合第一個for語句,也無法支持第二個while條例表達(dá)式。orcad express將給出表達(dá)式不可靜態(tài)計算的錯誤提示。
..vhd(45):error,expression does not evaluate to a constant.
由于程序1在c程序員看來是沒有問題的,因此,初學(xué)者往往不能解決好此類問題,從而使學(xué)習(xí)陷入困境,無法充分利用vhdl來表述邏輯。
2 直接代換法對于第一類無邊界的范圍錯誤問題,可以用循環(huán)的綜合機(jī)制轉(zhuǎn)化為相應(yīng)的語句。例如下面代碼:
for i in 0 to 1 loop
out_bus(i)<=in_bus(i);
end loop;
其對應(yīng)綜合后的電路見圖1。
相應(yīng)的,也可以用下列語句直接代入代換:
out_bus(0)<=in_bus(0);
out_bus(1)<=in_bus(1);
程序1可以采用下列vhdl代碼表示:
k:=2;
temp:=mylist(2);
if(mylist(1)<temp then
mylist(2):=mylist(1);
j:=1;
end if;
mylist(j):=temp;
j:=3;
temp:=mylist(3);
if(mylist(2)<temp then
mylist(3):=mylist(2);
j:=2;
end if;
if(mylist(1)<temp then
mylist(2):=mylist(1);
j:=1;
end if;
mylist(j):=temp;
……
然而,這種使用方法要求設(shè)計者清楚循環(huán)條件一定會執(zhí)行的次數(shù),否則將無法實(shí)施。當(dāng)循環(huán)次數(shù)比較大時,代碼編寫工作量將十分龐大,因此可以采用第二種方法——邊界擴(kuò)充法。
3 邊界擴(kuò)充法邊界擴(kuò)充法是指在邊界未定時,可以將邊界定為最大可能的范圍,即用靜態(tài)表達(dá)來替代。例如程序1的代碼可以改寫為:
constant max:integer=100; --max必須大于mylen所有可能的取值
……
out_loop:for i in 2 to max loop
exit out_loop when i>mylen; --mylen為變量
temp:=mylist(i);
countj:=i;
inter_loop:for j in i downto 2 loop
countj:=j;
exit inter_loop
來源:單片機(jī)及嵌入式系統(tǒng)應(yīng)用 作者:朱國魂 周 婭摘要:論述vhdl中l(wèi)oop語句動態(tài)表達(dá)式的可綜合性問題,提出三種解決方法:直接代入法、邊界擴(kuò)充法和計數(shù)器法,并對比這三類方法的適用性。
關(guān)鍵詞:vhdl loop動態(tài)條件 綜合子集 直接代入法 邊界擴(kuò)充法 計數(shù)器法
引言vhdl是一種硬件描述語言,于1983年被ieee制定為國際標(biāo)準(zhǔn)ieee1076。近年來國內(nèi)引進(jìn)和出版了不少教材,使其在國內(nèi)得到迅速推廣。由于vhdl最初目的是為了實(shí)現(xiàn)硬件的建模而被提出的,所以其措施能力超越了數(shù)字邏輯集成電路的范圍。而現(xiàn)有的eda工具基本上只能支持vhdl的子集,特別是針對fpga/cpld器件進(jìn)行的不同的綜合工具,其綜合子集并非統(tǒng)一,不少初學(xué)者很難掌握。即使是部分有經(jīng)驗(yàn)的設(shè)計者,對于通常高級語言中都會涉及的循環(huán)語句,在vhdl中往往也不能運(yùn)用自如,甚至無法表達(dá)此類邏輯,從而限制了vhdl的應(yīng)用水平。例如,vhdl的并行堆排序描述就是一個比較典型的例子。該實(shí)例十分類似通常數(shù)據(jù)結(jié)構(gòu)的描述,推廣前景誘人;但只能通過仿真,卻不能在目前任何一個eda工具進(jìn)行綜合,導(dǎo)致無實(shí)用價值。
本文從高級語言涉及最多的loop語句出發(fā),討論如何在vhdl中解決這類問題。
1 無法綜合的loop動態(tài)條件vhdl中l(wèi)oop表達(dá)式有三種體現(xiàn)形式:while……loop、for……loop和單獨(dú)的loop語句。它還支持next、exit和標(biāo)號,因此,循環(huán)語句的表達(dá)能力大于常規(guī)的c或pascal語言。程序1是利用for語句和while語句描述插入算法的部分代碼。
程序1 不可綜合的vhdl循環(huán)語句
……
for i in 2 to length loop ---length為一個變量
temp:=mylist(i);
j:=i;
while(j>1)and mylist(j-1)<temp loop
mylist(j):=mylist(j-1);
j:=j-1;
end loop;
mylist(j):=temp;
end loop;
……
對于第一個for語句,eda工具synplify綜合時將會給出無邊界的范圍錯誤提示。
@e:"h:.vhd"|for loops with unbound ranges should contain w wait statement
即使部分優(yōu)秀的綜合工具,例如orcad express、mentor grpahs quickhdl等能夠綜合第一個for語句,也無法支持第二個while條例表達(dá)式。orcad express將給出表達(dá)式不可靜態(tài)計算的錯誤提示。
..vhd(45):error,expression does not evaluate to a constant.
由于程序1在c程序員看來是沒有問題的,因此,初學(xué)者往往不能解決好此類問題,從而使學(xué)習(xí)陷入困境,無法充分利用vhdl來表述邏輯。
2 直接代換法對于第一類無邊界的范圍錯誤問題,可以用循環(huán)的綜合機(jī)制轉(zhuǎn)化為相應(yīng)的語句。例如下面代碼:
for i in 0 to 1 loop
out_bus(i)<=in_bus(i);
end loop;
其對應(yīng)綜合后的電路見圖1。
相應(yīng)的,也可以用下列語句直接代入代換:
out_bus(0)<=in_bus(0);
out_bus(1)<=in_bus(1);
程序1可以采用下列vhdl代碼表示:
k:=2;
temp:=mylist(2);
if(mylist(1)<temp then
mylist(2):=mylist(1);
j:=1;
end if;
mylist(j):=temp;
j:=3;
temp:=mylist(3);
if(mylist(2)<temp then
mylist(3):=mylist(2);
j:=2;
end if;
if(mylist(1)<temp then
mylist(2):=mylist(1);
j:=1;
end if;
mylist(j):=temp;
……
然而,這種使用方法要求設(shè)計者清楚循環(huán)條件一定會執(zhí)行的次數(shù),否則將無法實(shí)施。當(dāng)循環(huán)次數(shù)比較大時,代碼編寫工作量將十分龐大,因此可以采用第二種方法——邊界擴(kuò)充法。
3 邊界擴(kuò)充法邊界擴(kuò)充法是指在邊界未定時,可以將邊界定為最大可能的范圍,即用靜態(tài)表達(dá)來替代。例如程序1的代碼可以改寫為:
constant max:integer=100; --max必須大于mylen所有可能的取值
……
out_loop:for i in 2 to max loop
exit out_loop when i>mylen; --mylen為變量
temp:=mylist(i);
countj:=i;
inter_loop:for j in i downto 2 loop
countj:=j;
exit inter_loop
熱門點(diǎn)擊
- protel99se和DXP的使用感想
- CCS噪聲模型:用于串?dāng)_噪聲分析的高精確度建
- Xtreme PCB軟件允許多位工程師同時布
- ALLEGRO布線缺點(diǎn)之我見
- PCB LAYOUT技術(shù)大全---初學(xué)者必看
- 利用Liberty CCS建模技術(shù)實(shí)現(xiàn)更高精
- RGB信號走表層還是地層?
- VHDL中Loop動態(tài)條件的可綜合轉(zhuǎn)化
- 利用FPGA實(shí)現(xiàn)異步FIFO設(shè)計
- 采用EEPROM對大容量FPGA芯片數(shù)據(jù)實(shí)現(xiàn)
推薦技術(shù)資料
- 泰克新發(fā)布的DSA830
- 泰克新發(fā)布的DSA8300在一臺儀器中同時實(shí)現(xiàn)時域和頻域分析,DS... [詳細(xì)]
- CV/CC InnoSwitch3-AQ 開
- URF1DxxM-60WR3系
- 1-6W URA24xxN-x
- 閉環(huán)磁通門信號調(diào)節(jié)芯片NSDRV401
- SK-RiSC-SOM-H27X-V1.1應(yīng)
- RISC技術(shù)8位微控制器參數(shù)設(shè)
- 多媒體協(xié)處理器SM501在嵌入式系統(tǒng)中的應(yīng)用
- 基于IEEE802.11b的EPA溫度變送器
- QUICCEngine新引擎推動IP網(wǎng)絡(luò)革新
- SoC面世八年后的產(chǎn)業(yè)機(jī)遇
- MPC8xx系列處理器的嵌入式系統(tǒng)電源設(shè)計
- dsPIC及其在交流變頻調(diào)速中的應(yīng)用研究