廣泛應用的非線性延遲和功耗模型(nldm/nlpm)已經在集成電路設計行業(yè)使用了近10年。這些模型由多個提取了每種輸入電壓變化和輸出負載組合的單元(cell)延遲或功耗的表構成。在90納米及以下的工藝尺寸上，許多新效應已經無法再使用這種方式來建模。下面我們將對一些此類建模挑戰(zhàn)進行更詳細的闡述。這些挑戰(zhàn)包括：高阻抗互連；米勒效應(miller effect)；動態(tài)電壓降對延時的影響；多電壓、動態(tài)電壓和頻率調整(dvfs)設計；驅動電路削弱現象；溫度逆變；工藝變動不斷加大。

    使這些問題復雜化的是，其中一些效應在時序、噪聲和功耗之間存在著相互依賴的關系。例如，時序和壓擺率(slew rate)會影響功耗，而功耗會影響電壓降(ir壓降)，而電壓降又反過來影響時序。而且，時序會影響信號完整性，而信號完整性反過來會由于串擾引發(fā)的延時偏移而影響時序。另外一項經常被人忽視的事實是，信號完整性會影響功耗，而反過來影響ir壓降和時序。通常情況下，設計人員在設計中會忽略不會傳播到寄存器并造成功能性故障的短時脈沖干擾，但設計中如存在大量的適時脈沖干擾也會增加功耗。

    以上所討論的這些問題以及許多其它問題共同促成了合成電流源(ccs)建模技術的開發(fā)。值得注意的是，其它模型已經采用基于電流的方法解決了部分上述問題，但這些模型總是單獨與時序或噪聲或功耗關聯，ccs是第一種能夠將上述三個方面納入單一綜合模型的方法。

    一些基于電流的時序模型存儲了驅動電路的電壓數值，這種方法只提供了有限的真實電流波形信息。在(電壓、時間)兩點之間，只有平均電流數值是已知的。要保留真實的電流波形形狀可能需要大量的電壓采樣點，為避免產生這個問題，ccs存儲了電流數值，并采用一種能夠減少電流、時間點數量的方法，同時仍然保持輸出引腳響應每個時間步長(time step)的精確度。

    ccs解決方案

    ccs提供了完整的建模解決方案，包括單一開放源代碼庫建模技術，涵蓋了對于時序、噪聲和功耗的基于電流的建模，并提供了精確生成庫和校驗的工具和指導。這一完整的建模解決方案目的在于簡化和加速這項新技術的推廣。

    基于ccs的模型能夠透明地運行在synopsys galaxy設計平臺上，在整個設計流程中提供了新功能和/或增強的能力，包括：提高了時序精度，特別是對于網絡負載大的網絡；ir壓降延時分析—每個單元的延時均精確地根據實例特有的電壓降數據進行調節(jié)；采用多vdd或動態(tài)頻率和電壓調節(jié)(dfvs) 降低功耗，使系統級芯片的設計和簽核(sign-off)更輕松；高精度信號完整性簽核，包括噪聲傳播。

    ccs還能夠進行靈活的伸縮，可以用于以后的應用程序，讓設計人員在設計和分析系統級芯片時，將與供電電壓、溫度及工藝的變化情況相關的時序、功耗和噪聲考慮進去。

    時序模型

    采用ccs技術進行的時序建模包含1個驅動電路模型和1個接收器模型，如圖1所示。這個驅動電路模型是一個取決于時間的非線性電流源。由于這種電流源的驅動電阻實際上是無限大的，因此即使驅動電阻遠低于互聯阻抗，該模型仍然能夠提供很高的精確度。

    圖1：ccs提供了精確的驅動電路和接收器模型。

    ccs接收器模型由2個電容構成，能夠在過渡期間對電容數值進行動態(tài)調節(jié)。電容數值因輸入斜率(input slew)、輸出負載和單元狀態(tài)而異。

    特征提取獲得的輸入斜率和輸出負載的單元響應(輸出電壓波形)可以很容易地通過電流波形的積分確定。在單元正在驅動某一具體的rc網絡時，來自多個特征提取的電流波形(針對不同輸出負載數值)的數據用于動態(tài)確定過渡當中的電流。對電流波形的高級調節(jié)能力可以在輸入斜率、輸出負載、vdd與溫度的經特征提取的數值之間進行高精度的計算。

    利用這些能力，ccs時序模型可以達到與hspice仿真相差在2%以內的精確度。而且這些模型十分簡單，足以針對高度復雜的納米級設計方案進行非常快速的延遲計算。