功能驗證已經(jīng)成為制約高度復雜的電子系統(tǒng)和芯片設計的主要瓶頸。隨著芯片管腳數(shù)目的急速上升和芯片尺寸的不斷縮小，功能驗證已經(jīng)成為影響總體設計成本的首要因素。

    一個高效的功能驗證解決方案，除了要有靈活有效的驗證過程自動化技術和經(jīng)過檢驗的驗證方法外，驗證語言的重要作用也在業(yè)界引起了廣泛的關注。本文集中探討了如何將高級語言用于高效的功能驗證之中，其中，systemverilog有可能將rtl設計空間擴展至抽象級，并包括test bench功能； systemc雖然也有test bench功能，但本文未予述及，因為它主要用于比rtl更高抽象級的架構設計。e語言支持面向方面編程（aop），可以解決多個抽象級的驗證問題。

    高效功能驗證中的關鍵問題

    集成電路設計的高度復雜性和層次性為高效功能驗證帶來了新的挑戰(zhàn)，其中包括可擴展性、復用和驗證管理等問題�？蓴U展性的重要性在于，層次化設計需要一個通用的驗證方法，能夠適用于模塊級、芯片級、系統(tǒng)級乃至項目級的驗證問題。復用也很重要，只有盡最大可能地復用testbench，驗證ip（vip），其它在驗證過程中需要的組件才能被有效地維護。驗證管理的重要性雖然不是那么明顯，但也同樣事關重大，只有仔細地管理和監(jiān)測設計過程才能保證可預測性和高效地利用資源。第四個挑戰(zhàn)不是來自于設計本身，而是當前的設計環(huán)境。驗證方法必須能夠處理多語言（包括verilog、vhdl、systemverilog、systemc和e）的混合設計。以下各節(jié)將會詳細討論這些挑戰(zhàn)。

    混合語言驗證

    每一種新標準語言的興起都會引發(fā)電子設計自動化（eda）廠商的開發(fā)熱潮，并引領用戶驗證策略的轉變。在20世紀90年代，vhdl (ieee 1076)和verilog hdl (ieee 1364)成為了rtl到門級設計的并存標準，并最終獲得了所有eda廠商的支持。由于有數(shù)量眾多的asic庫，很多設計團體在使用vhdl用于rtl級設計的同時仍采用verilog用于門級驗證。有些公司將verilog作為標準設計語言用于整個設計流程，但仍舊需要使用由半導體廠商提供的vhdl ip模型。在軟件開發(fā)環(huán)節(jié)，工程師們很少在具有創(chuàng)造性的工作中僅使用一種語言，相反，在同一公司中，甚至是在同一項目中，多語言共存和互操作是很常見的。

    systemc、 systemverilog和e語言的興起是近期工業(yè)標準化工作的成果。systemc已經(jīng)成為架構驗證的標準，它使eda廠商能夠將vpa從rtl物理實現(xiàn)級擴展至架構系統(tǒng)級。同樣，systemverilog被視為一種同時適用于設計和驗證的硬件描述語言，它讓更多的設計人員參與到驗證過程中來。最后，在ieee p1647標準中確立的e語言可以保證基于e語言的軟件工具和驗證ip的生存發(fā)展，同時也會促使廠商推出互操作性解決方案以支持verilog、vhdl、e語言、systemc和systemverilog等語言的各種組合。圖1顯示了以上語言可能被用于的領域。

    適用于功能驗證的兩種標準語言

    隨著ic設計向深亞微米技術過渡，傳統(tǒng)的思考模式開始從以設計為中心轉變到以驗證為中心。為了實現(xiàn)5千萬門級以上規(guī)模的芯片設計并縮短產(chǎn)品上市時間，設計人員們一方面嚴格限制新邏輯模塊的規(guī)模，另一方面將主要精力集中在對現(xiàn)有功能模塊和嵌入式存儲器的復用上以期盡快實現(xiàn)芯片功能。這就使對大規(guī)模芯片的驗證工作變得更加困難。

    為了解決這些日益嚴峻的問題，芯片設計公司和eda廠商開始采用專用語言（以及支持這些語言的工具）來改善驗證過程的效率。過去，驗證是通過用硬件描述語言（verilog 或 vhdl）編寫testbench來實現(xiàn)的。在設計和驗證中使用同一種語言可以保證整個過程的連續(xù)統(tǒng)一。這種作法看起來簡單，似乎不需要專門的培訓，但在解決復雜問題時就暴露出很多缺陷。實際上，大型項目不僅會混合采用各種專用語言，有些情況下甚至會將驗證工程師從設計團隊中獨立出來。因此，在20世紀中期誕生了兩門驗證語言，verisity公司推出的e語言和systems science公司的vera語言（該語言已被結合/演進為systemverilog語言）。