摘要：在對G.726語音編解碼標(biāo)準(zhǔn)分析的基礎(chǔ)上給出了基于FPGA的DSP的設(shè)計(jì)流程，利用MATLAB/Simulink、DSP Builer和SOPC Builder工具設(shè)計(jì)了G.726語音編解碼器，通過仿真實(shí)驗(yàn)驗(yàn)證了所設(shè)計(jì)的編解碼器模型的正確性，實(shí)現(xiàn)了編解碼器在SoPC系統(tǒng)中的綜合。
關(guān)鍵詞：ADPCM MATLAB/Simulink DSP Builder FPGA SoPC
G.726是ITU前身CCITT于1990年在G.721和G.723標(biāo)準(zhǔn)的基礎(chǔ)上提出的關(guān)于把64kbps非線性PCM信號轉(zhuǎn)換為40kbps、32kbps、24kbps、16kbps的ADPCM信號的標(biāo)準(zhǔn)。G.726標(biāo)準(zhǔn)算法簡單，語音質(zhì)量高，多次轉(zhuǎn)換后語音質(zhì)量有保證，能夠在低比特率上達(dá)到網(wǎng)絡(luò)等級的話音質(zhì)量，從而在語音存儲和語音傳輸領(lǐng)域得到了廣泛應(yīng)用。
G.726語音壓縮算法已經(jīng)能夠在以DSP處理器為核心器件的DSP應(yīng)用系統(tǒng)上實(shí)現(xiàn)。但開發(fā)以DSP處理器為核心的DSP應(yīng)用系統(tǒng)所采用的開發(fā)方法是自底向上的設(shè)計(jì)流程，嚴(yán)重影響開發(fā)的效率和成功率。面對現(xiàn)代通信技術(shù)的發(fā)展，DSP處理器暴露出硬件結(jié)構(gòu)的不可變性、處理速度比較慢等不足。現(xiàn)代大容量、高速度的FPGA及其相關(guān)開發(fā)技術(shù)，在可重配置的DSP應(yīng)用領(lǐng)域、DSP數(shù)據(jù)大吞吐量和數(shù)據(jù)的純硬件處理方面，有獨(dú)特的優(yōu)勢。新的基于FPGA的DSP系統(tǒng)級開發(fā)工具以及完整的軟件開發(fā)平臺，使得設(shè)計(jì)者采用自頂向下的開發(fā)方法進(jìn)行FPGA的DSP設(shè)計(jì)，設(shè)計(jì)效率大為提高。

圖1

本文介紹了G.726標(biāo)準(zhǔn)，給出了基于FPGA的DSP設(shè)計(jì)開發(fā)流程，利用MATLAB/Simulink、Altera公司的DSP Builder和SOPC Builder工具設(shè)計(jì)了語音記錄SoPC系統(tǒng)中的G.726語音編解碼器，并實(shí)現(xiàn)了編解碼器在該系統(tǒng)中的綜合。采用基于FPGA的G.726語音編解碼器的語音記錄嵌入式系統(tǒng)具有運(yùn)行速度快、體積小巧、開發(fā)周期短等優(yōu)點(diǎn)。
1 G.726語音編解碼標(biāo)準(zhǔn)
G.726編碼器框圖如圖1所示。G.726語音編解碼器首先將輸入的A律或μ律的log-PCM信號S(k)轉(zhuǎn)換成線性的PCM碼Sl（k），然后與預(yù)測信號Se(k)相減產(chǎn)生差分信號d(k)，再對差值信號進(jìn)行自適應(yīng)量化，產(chǎn)生2～5比特ADPCM碼I（k）。一方面將I(k)送至解碼器；另一方面逆自適應(yīng)量化器利用I（k）產(chǎn)生量化差分信號dq(k)。預(yù)測信號Se(k)和量化差分信號dq(k)相加產(chǎn)生本地重構(gòu)信號Sr(k)。自適應(yīng)預(yù)測器是由二階極點(diǎn)和六階零點(diǎn)組成的濾波器，根據(jù)重構(gòu)信號Sr(k)和量化差分信號dq(k)產(chǎn)生輸入信號的預(yù)測信號Se(k)。量化器比例因子自適應(yīng)單元根據(jù)輸入信號的特性計(jì)算量化器比例因子y（k），用來控制量化量和逆量化器，以獲得自適應(yīng)功能。量化器比例因子由快速因子和慢速因子兩部分，以及速度控制因子al(k)對這兩部分的加權(quán)組成。速度比例因子al(k)的計(jì)算由自適應(yīng)速度控制單元與音調(diào)和傳送檢測檢測單元完成。
G.726語音解碼器的解碼過程實(shí)際上已經(jīng)包含在編程器中，只是多了輸出PCM格式轉(zhuǎn)換單元和同步串行編碼調(diào)整單元。輸出PCM格式轉(zhuǎn)換是將線性PCM碼轉(zhuǎn)換為A律或μ律PCM碼；同步串行編碼調(diào)整是為了防止多級傳輸、轉(zhuǎn)換過程中的誤差。

2 基于FPGA的DSP設(shè)計(jì)開發(fā)流程
利用傳統(tǒng)的開發(fā)工具，基于FPGA的DSP開發(fā)者在算法確定后只能直接使用VHDL或VerilogHDL語音進(jìn)行FPGA的DSP系統(tǒng)設(shè)計(jì)，開發(fā)需要較長的周期，且難度比較大。目前出現(xiàn)的基于FPGA的DSP開發(fā)工具，如DSP Builder、SOPC Builder、System Generator等，使得設(shè)計(jì)者能遵循一條類似于軟件設(shè)計(jì)流程的開發(fā)方法進(jìn)行FPGA的DSP設(shè)計(jì)，設(shè)計(jì)效率大為提高。
本文給出利用MATLAB/Simulink和Altear公司的開發(fā)工具進(jìn)行基于FPGA的DSP設(shè)計(jì)的開發(fā)流程。DSP Builder的Altera公司推出的面向DSP開發(fā)的系統(tǒng)級工具。它作為MATLAB的一個(gè)Simulink工具箱（ToolBox）出現(xiàn)。MathWorks的MATLAB和Simulink系統(tǒng)級的設(shè)計(jì)工具具備了算法開發(fā)、仿真、驗(yàn)證能力，DSP Builder將這些工具與Altera的開發(fā)工具組合在一起，為用戶提供了一個(gè)完整的DSP開發(fā)平臺。
基于FPGA的DSP設(shè)計(jì)系統(tǒng)級開發(fā)流程如圖2所示。其步驟：（1）在MATLAB/Simulink中對DSP系統(tǒng)進(jìn)行建模，用圖形方式調(diào)用Altera DSP Builder和其他Simulink庫的圖像模塊（Block），構(gòu)成系統(tǒng)級和算法級設(shè)計(jì)框圖，同時(shí)利用Simulink完成模型仿真。（2）利用DSP Buider將Simulink的模型文件（.mdl）轉(zhuǎn)化成通用的硬件描述語言VHDL文件（.vhd），轉(zhuǎn)換獲得HDL文件是基于RTL級的VHDL描述。（3）對轉(zhuǎn)換過程中產(chǎn)生的VHDL的RTL代碼和仿真文件進(jìn)行綜合、編譯適配以及仿真。所用工具可以是Altera和Quartus II軟件，也可以是第三方軟件工具。（4）在DSP Builder中直接下載到FPGA用戶開發(fā)板上，也可通過Quartus II完成硬件的下載、測試。整個(gè)開發(fā)流程幾乎可以在同一環(huán)境中完成，真正實(shí)現(xiàn)了自頂向下的設(shè)計(jì)流程，極大地縮短了DSP設(shè)計(jì)周期。
3 G.726語音編解碼器在SoPC中的實(shí)現(xiàn)
3.1 G.726標(biāo)準(zhǔn)算法的簡化
本文設(shè)計(jì)的編解碼器是在語音記錄系統(tǒng)中實(shí)現(xiàn)G.726建議的速率為32kbps的