圖1：網(wǎng)絡(luò)中的存儲(chǔ)器。不

     同的功能需要不同的方法。

     由于線路速率繼續(xù)增長，ddr sdram在網(wǎng)絡(luò)應(yīng)用中正在被廣泛地采用。不斷增加的系統(tǒng)帶寬要求正在推動(dòng)存儲(chǔ)器接口速度提高，而成本仍不斷壓低。latticeec fpga系列的專門而靈活的ddr能力使設(shè)計(jì)者擁有滿足下一代存儲(chǔ)器控制器需求的低成本解決方案。 存儲(chǔ)器已廣泛地應(yīng)用于當(dāng)今的電子系統(tǒng)。由于系統(tǒng)帶寬的不斷增加，存儲(chǔ)器技術(shù)針對(duì)更高的速度和性能進(jìn)行了優(yōu)化。結(jié)果，下一代存儲(chǔ)器接口的設(shè)計(jì)變得越來越具有挑戰(zhàn)性。在諸如fpga的可編程器件中實(shí)現(xiàn)高速、高效的存儲(chǔ)器接口對(duì)于設(shè)計(jì)者來說一直是一個(gè)主要的挑戰(zhàn)。以往，只有少數(shù)fpga支持能可靠地與下一代高速器件接口的構(gòu)建模塊，這些fpga通常是高端的昂貴器件。不過，現(xiàn)在latticeec fpga系列也提供在低成本fpga結(jié)構(gòu)中實(shí)現(xiàn)下一代ddr2、qdr2以及rldram控制器所需的構(gòu)建模塊、高速fpga結(jié)構(gòu)、時(shí)鐘管理資源和i/o結(jié)構(gòu)。 存儲(chǔ)器應(yīng)用 存儲(chǔ)器是各種系統(tǒng)的組成部份之一，不同的應(yīng)用有不同的存儲(chǔ)器要求。對(duì)于網(wǎng)絡(luò)基礎(chǔ)設(shè)施應(yīng)用，所需的存儲(chǔ)器通常為高密度、高性能和高帶寬，并具有高可靠性；在無線應(yīng)用中，特別是手機(jī)和移動(dòng)設(shè)備，低功率存儲(chǔ)器是很重要的；而對(duì)于基站應(yīng)用，高性能很關(guān)鍵。寬帶應(yīng)用要求存儲(chǔ)器在成本和性能方面有很好的平衡；計(jì)算與消費(fèi)類應(yīng)用則需要諸如dram模塊、閃存卡和其它對(duì)成本很敏感的存儲(chǔ)器解決方案，同時(shí)要滿足這些應(yīng)用的性能目標(biāo)。本文主要討論在網(wǎng)絡(luò)和通信中的存儲(chǔ)器應(yīng)用。 表1：為用于高速網(wǎng)絡(luò)應(yīng)用的存儲(chǔ)器綜合比較。 網(wǎng)絡(luò)和通信應(yīng)用需要大的、快速存儲(chǔ)器，完成從小的地址查找到流量修整/監(jiān)控再到緩沖器管理等各種任務(wù)。用于消費(fèi)應(yīng)用的價(jià)格便宜、成熟的fmp和edo dram通常不適用，因?yàn)樗捎昧溯^慢的異步方式，且需要時(shí)序精確的命令信號(hào)來初始化數(shù)據(jù)轉(zhuǎn)移。網(wǎng)絡(luò)系統(tǒng)架構(gòu)師一般轉(zhuǎn)向采用靜態(tài)ram，解決時(shí)延問題，但這導(dǎo)致較高的成本。通過去除讀和寫周期間的等待狀態(tài)和空閑周期，zbt sram被廣泛地用于改進(jìn)存儲(chǔ)器帶寬。 最近，系統(tǒng)架構(gòu)師在網(wǎng)絡(luò)基礎(chǔ)設(shè)施應(yīng)用中轉(zhuǎn)向使用sdram，以便減少時(shí)延、滿足低成本要求。上述任務(wù)的每一個(gè)都伴隨一組獨(dú)特的需求。例如，低的和中等帶寬的應(yīng)用要求低時(shí)延的存儲(chǔ)器，因此zbt sram是理想的。 圖1顯示了典型的網(wǎng)絡(luò)架構(gòu)。在10gbps，一個(gè)讀寫比為1000:1的地址查找可很容易地在ddr sram中得到處理。連接列表管理、流量修整、統(tǒng)計(jì)收集任務(wù)通常具有平衡的1:1讀寫比，需要較高性能的qdr sram。另一方面，較大的緩沖存儲(chǔ)器一般在ddr sdram中實(shí)現(xiàn)。作為dram的替代，sdram同步存儲(chǔ)器訪問的處理器時(shí)鐘用于快速數(shù)據(jù)傳輸。達(dá)到快速是因?yàn)閟dram允許存儲(chǔ)器的一個(gè)塊被存取，而另一個(gè)塊準(zhǔn)備被存取。與dram不同，sdram采用流動(dòng)電流而不是存儲(chǔ)電荷，除去了連續(xù)刷新的需要。 圖2：latticeec fpga中的專用dqs電路。 兩個(gè)新的競爭者進(jìn)入了高精度存儲(chǔ)器舞臺(tái)�？焖僦芷陔S機(jī)存取存儲(chǔ)器(fcram)改進(jìn)了性能，它采用了流水線操作和隱蔽的預(yù)充電技術(shù)以減少隨機(jī)存取周期時(shí)間，高度分段的存儲(chǔ)器核減少了功耗。存儲(chǔ)器核分段為較小的陣列，這樣數(shù)據(jù)可以被很快地存取并改進(jìn)執(zhí)行時(shí)間。這些特征使得fcram被理想地用作緩沖存儲(chǔ)器，用于諸如交換、路由和網(wǎng)絡(luò)服務(wù)器等的高速網(wǎng)絡(luò)應(yīng)用中。時(shí)延減少的dram(rldram)提供sram類型的接口以及非多路復(fù)用的尋址。rldram ii技術(shù)提供最小時(shí)延并可減少行周期時(shí)間，這些特征很適用于要求關(guān)鍵響應(yīng)時(shí)間和快速隨機(jī)存取的應(yīng)用，例如下一代10gbps以及更加高速的網(wǎng)絡(luò)應(yīng)用。 存儲(chǔ)器控制器的挑戰(zhàn) 目前存儲(chǔ)器接口經(jīng)常要求時(shí)鐘速度超過200mhz以滿足線卡和交換卡的吞吐量要求，這是fpga架構(gòu)的主要挑戰(zhàn)。pll是基本的允許控制時(shí)鐘數(shù)據(jù)關(guān)系的部件。 下一代存儲(chǔ)器控制器工作在hstl或sstl電壓。低電壓電平的擺動(dòng)是需要的，以便支持存儲(chǔ)器和存儲(chǔ)器控制器的輸入輸出的高速數(shù)據(jù)操作。對(duì)于高速sram存儲(chǔ)器來說，hstl是實(shí)際的i/o標(biāo)準(zhǔn)，而對(duì)于高速ddr sram存儲(chǔ)器，sstl是實(shí)際的i/o標(biāo)準(zhǔn)。 高速差分i/o緩沖器和專用電路的組合能夠在高帶寬下進(jìn)行無縫讀寫操作，傳統(tǒng)上這屬于高級(jí)fpga的領(lǐng)域。latticeec fpga改變了那個(gè)慣例，通過低成本fpga架構(gòu)實(shí)現(xiàn)了高帶寬存儲(chǔ)器控制器。 表1：為用于高速網(wǎng)絡(luò)應(yīng)用的存儲(chǔ)器綜合比較。ddr存儲(chǔ)器控制器的支持 實(shí)現(xiàn)高性能的ddr存儲(chǔ)器需要在輸入端的讀操作和在輸出端的寫操作有專用的ddr寄存器結(jié)構(gòu)，latticeec提供這個(gè)能力。除這些寄存器外，ec器件有兩個(gè)單元簡化用于讀操作的輸入結(jié)構(gòu)設(shè)計(jì)，這兩個(gè)單元是dqs延時(shí)塊和極性控制邏輯。這兩個(gè)塊對(duì)于實(shí)現(xiàn)可靠的高速ddr sdram控