基于Verilog-HDL的軸承振動(dòng)噪聲電壓峰值檢測(cè)
發(fā)布時(shí)間:2008/5/27 0:00:00 訪問次數(shù):580
    
    
    來源:?jiǎn)纹瑱C(jī)與嵌入式系統(tǒng)應(yīng)用 作者:太原理工大學(xué) 常曉明 謝 剛 李媛媛 大連科匯軸承儀器有限公司 孫連貴
    
    摘要:介紹模擬峰值電壓的檢測(cè)方式,敘述基于verilog-hdl與高速a/d轉(zhuǎn)換器相結(jié)合所實(shí)現(xiàn)的數(shù)字式快速軸承噪聲檢測(cè)方法,給出相關(guān)的verilog-hdl主模塊部分。
    
    關(guān)鍵詞:峰值檢測(cè) 傳感器 verilog-hdl a/d轉(zhuǎn)換器
    
    引言
    
    在軸承生產(chǎn)行業(yè)中,軸承振動(dòng)噪聲的峰值檢測(cè)是一項(xiàng)重要的指標(biāo)。以往,該檢測(cè)都是采用傳統(tǒng)的模擬電路方法,很難做到1:1地捕捉和保持較窄的隨機(jī)波形的最大正峰值。本文敘述了基于verilog-hdl與高速a/d轉(zhuǎn)換器相結(jié)合所實(shí)現(xiàn)的快速軸承噪聲檢測(cè)方法。
    
    
    
    1 振動(dòng)噪聲電壓峰值檢測(cè)方案的確定
    
    1.1 軸承振動(dòng)噪聲的產(chǎn)生及檢測(cè)
    
    圖1是軸承振動(dòng)噪聲電壓峰值檢測(cè)系統(tǒng)的示意圖。由于加工設(shè)備、技術(shù)、環(huán)境等因素的影響,生產(chǎn)的軸承都程度不同地帶有傷疤。圖1中,假設(shè)某待測(cè)軸承有一處傷疤。由于傷痕的存在,軸承在轉(zhuǎn)動(dòng)過程中,傷疤將與滾珠產(chǎn)生摩擦,從而表現(xiàn)在軸承整個(gè)產(chǎn)生微小的振動(dòng)。這一振動(dòng)通過加速度傳感器輸出電壓信號(hào),經(jīng)電荷放大器、峰值檢測(cè)后,即后得到振動(dòng)噪聲的峰值電壓。圖2給出了在有傷疤情況下的傳感器輸出電壓波形。
    
    1.2 模擬式的峰值電壓保持電路
    
    以往的軸承振動(dòng)噪聲峰值電壓檢測(cè),均采用了模擬式的峰值電壓檢測(cè)法。圖3示出了由采樣保持電路lf398h構(gòu)成的該類檢測(cè)電路。當(dāng)噪聲電壓到來后,采樣信號(hào)跟隨模擬信號(hào)電壓到峰值處,之后采樣脈沖消失,電路處于保持狀態(tài)。保持電容c上即存儲(chǔ)了模擬信號(hào)的峰值電壓vm。要想較快地跟隨輸入電壓vin的變化,保持電容c的容量就應(yīng)相對(duì)減;而c的相對(duì)減小,又會(huì)導(dǎo)致在保持電壓期間,輸出電壓vout的下降速率加快。這兩者相互矛盾,從而使這種電路難以達(dá)到較高的性能。
    
    
    
    1.3 數(shù)字式的峰值電壓檢測(cè)
    
    模擬式的峰值檢測(cè)電路不易做到高速采樣。采橋保持電路經(jīng)長(zhǎng)期使用后,多方面的性能會(huì)發(fā)生明顯變化,且不易批量化生產(chǎn);而由數(shù)字電路組成的系統(tǒng)可以做到結(jié)構(gòu)簡(jiǎn)單、調(diào)試方便,長(zhǎng)期使用不會(huì)導(dǎo)致系統(tǒng)性能指標(biāo)的下降。圖4是一種數(shù)字式的峰值檢測(cè)系統(tǒng)的組成方案。它由a/d轉(zhuǎn)換部分和數(shù)字電壓的峰值檢測(cè)部分組成,接口電路內(nèi)含微處理器,負(fù)責(zé)與微機(jī)進(jìn)行數(shù)據(jù)通信和接收來自微機(jī)的控制信號(hào),并控制檢測(cè)系統(tǒng)的工作。根據(jù)應(yīng)用對(duì)象的不同,a/d轉(zhuǎn)換器的采樣速率可高達(dá)上百msps[1],并可自帶采樣保持電路。與a/d轉(zhuǎn)換器相接的數(shù)字電壓峰值檢測(cè)電路可采用fpga,其工作速度也中達(dá)上百msps。因此,在信號(hào)的處理速度方面兩者都是優(yōu)于傳統(tǒng)的模擬電路方式的。
    
    
    
    2 基于verilog-hdl的峰值電壓檢測(cè)方案
    
    2.1 邏輯功能的設(shè)計(jì)
    
    圖5給出了數(shù)字電壓峰值檢測(cè)框圖。圖中除了a/d轉(zhuǎn)換器外,虛線部分所示均為fpga組成的功能模塊。其功能由verilog-hdl(hdl:硬件描述語言)來實(shí)現(xiàn)[2]。工作原理如下:由a/d轉(zhuǎn)換器取得的數(shù)字電壓送入數(shù)據(jù)緩沖模塊get_data,get_data中的數(shù)據(jù)與來自數(shù)據(jù)存儲(chǔ)模塊data_mem中的數(shù)據(jù)都送入數(shù)據(jù)比較模塊data_comp進(jìn)行比較。如果x端的數(shù)據(jù)大于y端的數(shù)據(jù),比較標(biāo)志模塊產(chǎn)生標(biāo)志信號(hào),同時(shí)該信號(hào)將x端的數(shù)據(jù)打入數(shù)據(jù)存儲(chǔ)模塊data_mem中(系統(tǒng)復(fù)位后,data_mem中的數(shù)據(jù)為最小值0),進(jìn)而實(shí)現(xiàn)了保持2個(gè)數(shù)據(jù)中較大的一個(gè)功能。當(dāng)振動(dòng)噪聲電壓經(jīng)a/d轉(zhuǎn)換器轉(zhuǎn)換成數(shù)字電壓后,數(shù)據(jù)存儲(chǔ)模塊便依a/d轉(zhuǎn)換的次數(shù)做相應(yīng)次的比較,最終將噪聲電壓的峰并保持下來。vdout為數(shù)字式的峰值輸出電壓。
    
    
    
    來源:?jiǎn)纹瑱C(jī)與嵌入式系統(tǒng)應(yīng)用 作者:太原理工大學(xué) 常曉明 謝 剛 李媛媛 大連科匯軸承儀器有限公司 孫連貴
    
    摘要:介紹模擬峰值電壓的檢測(cè)方式,敘述基于verilog-hdl與高速a/d轉(zhuǎn)換器相結(jié)合所實(shí)現(xiàn)的數(shù)字式快速軸承噪聲檢測(cè)方法,給出相關(guān)的verilog-hdl主模塊部分。
    
    關(guān)鍵詞:峰值檢測(cè) 傳感器 verilog-hdl a/d轉(zhuǎn)換器
    
    引言
    
    在軸承生產(chǎn)行業(yè)中,軸承振動(dòng)噪聲的峰值檢測(cè)是一項(xiàng)重要的指標(biāo)。以往,該檢測(cè)都是采用傳統(tǒng)的模擬電路方法,很難做到1:1地捕捉和保持較窄的隨機(jī)波形的最大正峰值。本文敘述了基于verilog-hdl與高速a/d轉(zhuǎn)換器相結(jié)合所實(shí)現(xiàn)的快速軸承噪聲檢測(cè)方法。
    
    
    
    1 振動(dòng)噪聲電壓峰值檢測(cè)方案的確定
    
    1.1 軸承振動(dòng)噪聲的產(chǎn)生及檢測(cè)
    
    圖1是軸承振動(dòng)噪聲電壓峰值檢測(cè)系統(tǒng)的示意圖。由于加工設(shè)備、技術(shù)、環(huán)境等因素的影響,生產(chǎn)的軸承都程度不同地帶有傷疤。圖1中,假設(shè)某待測(cè)軸承有一處傷疤。由于傷痕的存在,軸承在轉(zhuǎn)動(dòng)過程中,傷疤將與滾珠產(chǎn)生摩擦,從而表現(xiàn)在軸承整個(gè)產(chǎn)生微小的振動(dòng)。這一振動(dòng)通過加速度傳感器輸出電壓信號(hào),經(jīng)電荷放大器、峰值檢測(cè)后,即后得到振動(dòng)噪聲的峰值電壓。圖2給出了在有傷疤情況下的傳感器輸出電壓波形。
    
    1.2 模擬式的峰值電壓保持電路
    
    以往的軸承振動(dòng)噪聲峰值電壓檢測(cè),均采用了模擬式的峰值電壓檢測(cè)法。圖3示出了由采樣保持電路lf398h構(gòu)成的該類檢測(cè)電路。當(dāng)噪聲電壓到來后,采樣信號(hào)跟隨模擬信號(hào)電壓到峰值處,之后采樣脈沖消失,電路處于保持狀態(tài)。保持電容c上即存儲(chǔ)了模擬信號(hào)的峰值電壓vm。要想較快地跟隨輸入電壓vin的變化,保持電容c的容量就應(yīng)相對(duì)減;而c的相對(duì)減小,又會(huì)導(dǎo)致在保持電壓期間,輸出電壓vout的下降速率加快。這兩者相互矛盾,從而使這種電路難以達(dá)到較高的性能。
    
    
    
    1.3 數(shù)字式的峰值電壓檢測(cè)
    
    模擬式的峰值檢測(cè)電路不易做到高速采樣。采橋保持電路經(jīng)長(zhǎng)期使用后,多方面的性能會(huì)發(fā)生明顯變化,且不易批量化生產(chǎn);而由數(shù)字電路組成的系統(tǒng)可以做到結(jié)構(gòu)簡(jiǎn)單、調(diào)試方便,長(zhǎng)期使用不會(huì)導(dǎo)致系統(tǒng)性能指標(biāo)的下降。圖4是一種數(shù)字式的峰值檢測(cè)系統(tǒng)的組成方案。它由a/d轉(zhuǎn)換部分和數(shù)字電壓的峰值檢測(cè)部分組成,接口電路內(nèi)含微處理器,負(fù)責(zé)與微機(jī)進(jìn)行數(shù)據(jù)通信和接收來自微機(jī)的控制信號(hào),并控制檢測(cè)系統(tǒng)的工作。根據(jù)應(yīng)用對(duì)象的不同,a/d轉(zhuǎn)換器的采樣速率可高達(dá)上百msps[1],并可自帶采樣保持電路。與a/d轉(zhuǎn)換器相接的數(shù)字電壓峰值檢測(cè)電路可采用fpga,其工作速度也中達(dá)上百msps。因此,在信號(hào)的處理速度方面兩者都是優(yōu)于傳統(tǒng)的模擬電路方式的。
    
    
    
    2 基于verilog-hdl的峰值電壓檢測(cè)方案
    
    2.1 邏輯功能的設(shè)計(jì)
    
    圖5給出了數(shù)字電壓峰值檢測(cè)框圖。圖中除了a/d轉(zhuǎn)換器外,虛線部分所示均為fpga組成的功能模塊。其功能由verilog-hdl(hdl:硬件描述語言)來實(shí)現(xiàn)[2]。工作原理如下:由a/d轉(zhuǎn)換器取得的數(shù)字電壓送入數(shù)據(jù)緩沖模塊get_data,get_data中的數(shù)據(jù)與來自數(shù)據(jù)存儲(chǔ)模塊data_mem中的數(shù)據(jù)都送入數(shù)據(jù)比較模塊data_comp進(jìn)行比較。如果x端的數(shù)據(jù)大于y端的數(shù)據(jù),比較標(biāo)志模塊產(chǎn)生標(biāo)志信號(hào),同時(shí)該信號(hào)將x端的數(shù)據(jù)打入數(shù)據(jù)存儲(chǔ)模塊data_mem中(系統(tǒng)復(fù)位后,data_mem中的數(shù)據(jù)為最小值0),進(jìn)而實(shí)現(xiàn)了保持2個(gè)數(shù)據(jù)中較大的一個(gè)功能。當(dāng)振動(dòng)噪聲電壓經(jīng)a/d轉(zhuǎn)換器轉(zhuǎn)換成數(shù)字電壓后,數(shù)據(jù)存儲(chǔ)模塊便依a/d轉(zhuǎn)換的次數(shù)做相應(yīng)次的比較,最終將噪聲電壓的峰并保持下來。vdout為數(shù)字式的峰值輸出電壓。
    
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