作者：王杰　馬玲等

    直接數(shù)字合成器，是采用數(shù)字技術(shù)的一種新型頻率合成技術(shù)，他通過(guò)控制頻率、相位增量的步長(zhǎng)，產(chǎn)生各種不同頻率的信號(hào)。他具有一系列的優(yōu)點(diǎn)；較高的頻率分辨率；可以實(shí)現(xiàn)快速的頻率切換；在頻率改變時(shí)能夠保持相位的連續(xù)；很容易實(shí)現(xiàn)頻率、相位和幅度的數(shù)控調(diào)制等。目前可采用專用芯片或可編程邏輯芯片實(shí)現(xiàn)dds[1]，專用的dds芯片產(chǎn)生的信號(hào)波形、功能和控制方式固定，常不能滿足具體需要[2]�？删幊踢壿嬈骷哂衅骷�(guī)模大、工作速度快及可編程的硬件特點(diǎn)，并且開(kāi)發(fā)周期短，易于升級(jí)，因?yàn)榉浅＿m合用于實(shí)現(xiàn)dds。

    1 dds的工作原理

    dds的結(jié)構(gòu)原理圖如圖1所示，dds以數(shù)控振蕩器的方式，產(chǎn)生頻率、相位和幅度可控的正弦波[3]。電路包括了相位累加器、相位調(diào)制器、正弦rom查找表、基準(zhǔn)時(shí)鐘源、d/a轉(zhuǎn)換器等組成。其中前三者是dds結(jié)構(gòu)中的數(shù)字部分，具有數(shù)控頻率合成的功能。

    dds系統(tǒng)的核心是相位累加器，完成相位累加過(guò)程。在基準(zhǔn)時(shí)鐘的控制下，頻率控制字由累加器累加，以得到相應(yīng)的相位數(shù)據(jù)，相位調(diào)制器接收相位累加器的相位輸出，主要用于信號(hào)的相位調(diào)制，其輸出的數(shù)據(jù)作為取樣地址來(lái)尋址正弦rom查找表，完成相位-幅度變換，輸出不同的幅度編碼；再經(jīng)過(guò)d/a轉(zhuǎn)換器得到相應(yīng)的階梯波；最后經(jīng)低通濾波器對(duì)階梯進(jìn)行平滑處理，即可得到由頻率控制字決定的連續(xù)變換輸出的正弦波。

    2 基于dsp builder和dds設(shè)計(jì)

    2.1 dsp builder簡(jiǎn)介

    dsp builder是美國(guó)altera公司推出的一個(gè)面向dsp開(kāi)發(fā)的系統(tǒng)級(jí)工具，他作為matlab的一個(gè)simulink工具箱，使得用fpga設(shè)計(jì)dsp系統(tǒng)完全通過(guò)simulink的圖形化界面進(jìn)行建模、系統(tǒng)級(jí)仿真，設(shè)計(jì)模型可直接向vhdl硬件描述語(yǔ)言轉(zhuǎn)換，并自動(dòng)調(diào)用quartusⅱ等eda設(shè)計(jì)軟件，完成綜合、網(wǎng)表生成以及器件適配乃至fpga的配置下載，使得系統(tǒng)描述與硬件實(shí)現(xiàn)有機(jī)的融合為一體，充分體現(xiàn)了現(xiàn)代電子技術(shù)自動(dòng)化開(kāi)發(fā)的特點(diǎn)與優(yōu)勢(shì)。

    2.2 dsp builder設(shè)計(jì)原理及參數(shù)設(shè)置

    基于dsp builder的dds系統(tǒng)如圖2和圖3所示，dds子系統(tǒng)subsystem有3個(gè)輸入，分別為freqword（32位頻率控制字）、phaseword（32位相位控制字）、amp（10位幅度控制字）；一個(gè)輸出，即10位ddsout輸出。2個(gè)parallel adder subtractor分別為相位累加器和相位調(diào)制器，lut為正弦rom查找表。設(shè)置simulink的仿真停止時(shí)間stop time為5，仿真步進(jìn)fixed step size為le-3。圖（4）對(duì)應(yīng)頻率、相位和幅度控制字分別為4000000，0和10（參數(shù)1）時(shí)dds系統(tǒng)的輸出波形，圖5對(duì)應(yīng)頻率、相位和幅度控制字分別為9000000，500000000和15（參數(shù)2）時(shí)dds系統(tǒng)的輸出波形。

    3 基于fpga的dds設(shè)計(jì)

    3.1 dds的fpga實(shí)現(xiàn)

    matlab/simulink對(duì)已經(jīng)設(shè)計(jì)好的dds系統(tǒng)進(jìn)行編譯，通過(guò)調(diào)用dsp builder的signalcompiler工具可直接生成quartusⅱ 工程文件，再調(diào)用quartusⅱ完成綜合，網(wǎng)表生成和適配，直至完成fpga的配置下載過(guò)程。

    本設(shè)計(jì)方案采用的fpga芯片是altera公司的cyclone系列芯片ep1c6q240c8，，其容量6000個(gè)邏輯宏單元，等效于標(biāo)準(zhǔn)15萬(wàn)邏輯門(mén)電路，速度為-8，完成可通過(guò)單片芯片電路實(shí)現(xiàn)dds，相位累加和相位調(diào)制器均為32位，正弦rom查找表存儲(chǔ)1024×10b波形數(shù)據(jù)，系統(tǒng)時(shí)鐘為55.6mhz，利用fpga可以根據(jù)需要方便地實(shí)現(xiàn)各種比較復(fù)雜的調(diào)頻，調(diào)相和調(diào)幅功能，具有浪費(fèi)的實(shí)時(shí)性。