過去， pld的用戶喜愛max+plus ii的集成化特點(diǎn)(一個(gè)完全集成的設(shè)計(jì)實(shí)體，包括設(shè)計(jì)輸入、綜合、仿真、布局布線和時(shí)序分析)，今天，同樣還是那些用戶，卻要求最佳的綜合工具、最佳的仿真工具和最佳的時(shí)序分析工具。pld布局布線工具必須以某種方式滿足這些不斷變化的要求，這種方式使得整個(gè)設(shè)計(jì)方法在方向上更加以專用集成電路(asic)為中心。如果這種新的pld設(shè)計(jì)方法正確地構(gòu)造出來，它將比asic技術(shù)更快地促進(jìn)ip內(nèi)核的應(yīng)用，并且，支持只有可編程技術(shù)才能提供的靈活性和定制能力。

　　現(xiàn)在，在高密度器件中使用ip內(nèi)核已經(jīng)是非常普遍的做法。盡管用戶使用總線接口功能(如 66 mhz的pci總線)和dsp功能(如fir濾波器)已經(jīng)有幾年的時(shí)間，ip內(nèi)核的應(yīng)用最近又出現(xiàn)了三個(gè)基本的變化。首先是現(xiàn)在的專用編程器具有強(qiáng)大的功能和靈活性。例如，新的fir編譯器包含了一個(gè)支持4比特到32比特系數(shù)精度的內(nèi)置系數(shù)生成器，可以設(shè)計(jì)任何抽頭數(shù)目的濾波器。該編譯器還支持樣點(diǎn)的等間隔舍入、內(nèi)插以及串行和并行的算法結(jié)構(gòu)選項(xiàng)，從而使用戶可以按照自己的性能和布局面積要求優(yōu)化濾波器，并且，可以容易地修改和重新評(píng)價(jià)濾波器以滿足系統(tǒng)的要求。

　　在強(qiáng)化設(shè)計(jì)方法方面采取的第二個(gè)重要變化就是現(xiàn)在已有的對(duì)各種工業(yè)標(biāo)準(zhǔn)開發(fā)工具的接口。例如， 現(xiàn)在的fir 編譯器還能夠產(chǎn)生matlab、simulink、vhdl和verilog hdl 格式的仿真模型，從而與上述各種強(qiáng)大的工具更緊密地連接起來。類似的支持reed-solomon糾錯(cuò)算法等dsp應(yīng)用的應(yīng)用編譯器也正在開發(fā)過程中。

　　與ip內(nèi)核的應(yīng)用有關(guān)的第三個(gè)重大變化是專門為pld優(yōu)化的嵌入式處理器的出現(xiàn)。只有使用了高性能的處理器， sopc設(shè)計(jì)能力的潛力才真正成為可能。在一個(gè)理想的開發(fā)環(huán)境中，設(shè)計(jì)者將只是簡(jiǎn)單地編寫出體現(xiàn)系統(tǒng)規(guī)范的c代碼，然后，足夠智能化的開發(fā)工具將在嵌入式處理器中劃分某些算法，并將其余的算法綜合到可編程邏輯中去。然而，遺憾的是，現(xiàn)有的工具還沒有達(dá)到如此高級(jí)的水平，而在pld中集成嵌入式處理器會(huì)將增加設(shè)計(jì)的復(fù)雜性。新的開發(fā)方法必須解決建模、處理器集成和pld的設(shè)計(jì)輸入等問題，并且，能夠智能化地開發(fā)各種總線接口來優(yōu)化系統(tǒng)性能。

　　為了優(yōu)化系統(tǒng)級(jí)的解決方案，開發(fā)工具必須就處理器內(nèi)核如何與存儲(chǔ)器、外設(shè)i/o模塊相互作用提供精確和完整的模型。利用硬核處理器進(jìn)行設(shè)計(jì)，通常需要一個(gè)描述特定的系統(tǒng)總線操作的處理器總線功能模塊，一定的時(shí)序關(guān)系，以及設(shè)計(jì)內(nèi)部處理器模塊與其他模塊的接口。使用軟核處理器，則需要正確的行為模型來證實(shí)pld內(nèi)部的具體實(shí)現(xiàn)滿足處理器子系統(tǒng)的時(shí)序規(guī)范。整個(gè)sopc的設(shè)計(jì)過程必須支持對(duì)vhdl或者verilog仿真、行為仿真以及vhdl和verilog 測(cè)試工具。

　　保證嵌入式處理器在pld中成功應(yīng)用的關(guān)鍵是開發(fā)一種直觀的方法，用來選擇一個(gè)指定的處理器，選擇所有適用的外設(shè)功能和外部存儲(chǔ)器控制器，以及定義存儲(chǔ)器映象圖。開發(fā)工具sopc builder使用設(shè)計(jì)者熟悉的megawizard插件完成全部適用選項(xiàng)的選擇。

　　外設(shè)和存儲(chǔ)器映象選定后，處理器c代碼的生成、實(shí)時(shí)操作系統(tǒng)(rtos)的選擇以及外設(shè)驅(qū)動(dòng)程序的設(shè)計(jì)也非常關(guān)鍵。對(duì)pld編程需要用一個(gè)集成了嵌入式處理器初始化代碼和傳統(tǒng)的pld初始化文件的器件文件。將這些文件集成到一個(gè)連貫的過程中，才能實(shí)現(xiàn)成功的編程。

　　設(shè)計(jì)方法中采用的ip內(nèi)核會(huì)不斷變化，在很多其他的設(shè)計(jì)方式中，設(shè)計(jì)方法與現(xiàn)有的asic方法緊密結(jié)合，而用戶正在要求將從前只與asic設(shè)計(jì)有關(guān)的工具應(yīng)用到pld設(shè)計(jì)中。去年，功能和時(shí)序仿真對(duì)大多數(shù)pld用戶還是足夠的，但是現(xiàn)在用戶卻在期望使用行為仿真工具優(yōu)化設(shè)計(jì)過程。為了滿足這一需求，altera在其所有開發(fā)工具的應(yīng)用中包含了利用建模技術(shù)實(shí)現(xiàn)的行為仿真功能。這些開發(fā)工具還提供了測(cè)試功能以加速仿真的過程。

　　現(xiàn)在，基于仿真向量文件的功率估計(jì)工具也已問世。這些工具使用仿真向量文件來代表實(shí)際的器件操作，以此來模擬可編程器件(pld)的功耗，精度比按照設(shè)計(jì)規(guī)模、時(shí)鐘速率和節(jié)點(diǎn)切換速率來估計(jì)功耗的上一代設(shè)計(jì)工具高得多。用戶還期望用基于最小時(shí)序的時(shí)序仿真來補(bǔ)充基于典型延遲的時(shí)序仿真，從而證實(shí)其設(shè)計(jì)將在所有的操作條件下正常工作。

　　通常，設(shè)計(jì)方法發(fā)生變化或者是因?yàn)樾碌墓ぞ咛岣吡讼到y(tǒng)性能，或者是因?yàn)樗鼈儙淼纳a(chǎn)效率的提高，縮短了設(shè)計(jì)周期。基于c代碼的設(shè)計(jì)和行為綜合工具能夠縮短設(shè)計(jì)周期。