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基于IP模塊的PCI接口設(shè)計(jì)及FPGA實(shí)現(xiàn)

發(fā)布時(shí)間:2008/5/28 0:00:00 訪問次數(shù):1069

  pci局部總線不僅是目前最新的計(jì)算機(jī)總線,而且是一種兼容性最強(qiáng)、功能最全的計(jì)算機(jī)總線。它可同時(shí)支持多組外圍設(shè)備,而且不受制于處理器,為cpu及高速外圍設(shè)備提供高性能、高吞吐量、低延遲的數(shù)據(jù)通路。圖形用戶界面(gui)、高清晰度電視(hdtv)、三維視頻多媒體顯示等新技術(shù)的發(fā)展以及高速通訊系統(tǒng)的廣泛需求使pci具有良好的應(yīng)用前景。針對(duì)這種趨勢(shì),國(guó)外許多芯片廠家設(shè)計(jì)生產(chǎn)了各種各樣的pci專用集成電路。

  目前國(guó)內(nèi)系統(tǒng)廠家的pci總線接口一般采用國(guó)外的pci專用芯片,如tundra公司的qspan、plx公司9050、intel公司的21554等,但是這些專用芯片價(jià)格昂貴、功能繁雜、不能靈活配置、不利于系統(tǒng)的升級(jí)優(yōu)化,難于應(yīng)用。為此,各大fpga廠商紛紛推出基于各自可編程邏輯器件結(jié)構(gòu)與工藝的pci ip模塊(軟核、固核或硬核)。 xilinx,altera,actel及quicklogic等公司的pci核在國(guó)內(nèi)都有廣泛應(yīng)用,它們各有特色,總體而言,xilinx的pci core是含有布局布線信息的hdl門級(jí)網(wǎng)表格式,便于vhdl方法設(shè)計(jì)及第三方eda軟件環(huán)境下的仿真驗(yàn)證;altera的pci core為ahdl格式,通過acf文件提供布局布線時(shí)的約束,其用戶側(cè)的信號(hào)數(shù)量較少,功能簡(jiǎn)單,便于實(shí)現(xiàn);actel及quicklogic公司的反熔絲結(jié)構(gòu),使其可編程芯片在速度與性能上有一定的優(yōu)勢(shì),但pci核的功能則相對(duì)較弱。
  
  根據(jù)voip、cdma等先進(jìn)的通訊系統(tǒng)對(duì)pci總線接口的實(shí)際需求,我們通過評(píng)估比較,決定采用altera公司的64位66mhz pci core,在veribest及maxplusii nt設(shè)計(jì)平臺(tái)上,針對(duì)目標(biāo)器件flex10k 100e,利用vhdl硬件描述語言,設(shè)計(jì)了pci總線到摩托羅拉cpu的fpga橋接芯片。該芯片介于pci總線與摩托羅拉cpu之間,提供兩種總線間的地址轉(zhuǎn)換,命令譯碼,數(shù)據(jù)緩沖與傳輸,即插即用的配置,為系統(tǒng)的高速數(shù)據(jù)傳輸提供無縫的接口。

1. 設(shè)計(jì)輸入
  
  設(shè)計(jì)輸入包括vhdl代碼設(shè)計(jì)及功能仿真。在進(jìn)行設(shè)計(jì)之前,先對(duì)系統(tǒng)劃分功能模塊,最頂層例化兩個(gè)模塊:altera的pci core和用戶側(cè)邏輯。用戶側(cè)邏輯根據(jù)功能再進(jìn)一步細(xì)化。vhdl的結(jié)構(gòu)化特點(diǎn)非常便于層次化設(shè)計(jì),每個(gè)工程師負(fù)責(zé)完成功能相對(duì)獨(dú)立的各子模塊設(shè)計(jì)仿真,最后進(jìn)行整體的功能仿真。進(jìn)行整體功能仿真前,先要提取pci core的功能仿真模型,在maxplusⅱ環(huán)境下,按照系統(tǒng)要求配置pci core的相關(guān)參數(shù),然后對(duì)其進(jìn)行編譯及布局布線,此時(shí)不必產(chǎn)生acf文件。為能輸出用于veribest環(huán)境下仿真的vhdl網(wǎng)表,編譯時(shí)需要選擇interface菜單下vhdl netlist writer?紤]到綜合后可能要作帶門級(jí)延時(shí)的仿真,編譯時(shí)最好產(chǎn)生sdf標(biāo)準(zhǔn)延時(shí)文件,在interface菜單下vhdl output file[.vho](write delay constructs to一欄中)。完成以上關(guān)鍵設(shè)置后,通過編譯即可得到pci core帶延時(shí)的vhdl網(wǎng)表文件。通過相同的操作可得到用戶側(cè)邏輯模塊中例化的其他altera的megacore子模塊。
  
  用戶側(cè)邏輯模塊與pci core互連時(shí),需要注意一些關(guān)鍵問題。pci core支持pci主/從工作模式,其用戶側(cè)主/從模式信號(hào)是分開的,在pci core處于一種工作模式時(shí),另一種模式的信號(hào)必需處于確定的無效態(tài),不能處于懸浮態(tài)或高阻態(tài)。用戶側(cè)邏輯模塊內(nèi)部應(yīng)避免使用三態(tài)信號(hào),為便于控制與調(diào)試,應(yīng)采用狀態(tài)機(jī)設(shè)計(jì)。對(duì)于pci 時(shí)鐘與cpu時(shí)鐘間的交互使用,應(yīng)采用握手信號(hào)實(shí)現(xiàn)。
  
  功能仿真在veribest99 fpga designview環(huán)境下進(jìn)行。仿真時(shí)首先要對(duì)pci core進(jìn)行配置訪問,配置pci core內(nèi)部配置寄存器的相應(yīng)位。
 
2. 設(shè)計(jì)實(shí)現(xiàn)
  
  設(shè)計(jì)實(shí)現(xiàn)包括邏輯綜合及布局布線。功能仿真完成后,下一步為用戶邏輯的綜合。veribest 支持兩種 fpga 綜合器;fpga express 和 synplify。fpga express操作簡(jiǎn)單,界面清晰,綜合效率好,但其schematic view功能較差,所生成的原理圖晦澀難懂,不利于深入的時(shí)序分析。synplify提供了rtl view和technology view兩種原理圖,有利于關(guān)鍵路徑的尋找和分析,它還提供了許多功能強(qiáng)大的屬性參數(shù),但同時(shí)也增加了軟件使用的復(fù)雜性。
  
  vhdl語言中例化的fpga ip模塊(pci核,雙端口ram等)應(yīng)該不參與邏輯綜合,可以在vhdl源碼中加入fpga express的綜合開關(guān)-rpagma synthesis_off或syplify的綜合開關(guān)-synthesis translate_off實(shí)現(xiàn),也可以將fpga ip模塊的vhdl網(wǎng)表文件從綜合文件列表中刪除。
  
  邏輯綜合時(shí)應(yīng)該分模塊進(jìn)行,找出各子模塊內(nèi)部的關(guān)鍵路徑,通過修改設(shè)計(jì),優(yōu)化數(shù)據(jù)通路,最后進(jìn)行頂層的綜合。頂層綜合時(shí)最好保留設(shè)計(jì)層次。對(duì)于各模塊間的關(guān)聯(lián)信號(hào),由于它們一般經(jīng)過多級(jí)查找表,造成延時(shí)較大,應(yīng)利用流水線技術(shù)在這些關(guān)鍵路徑上加入適當(dāng)數(shù)量的觸發(fā)器,減小 時(shí)延。軟件上的一些設(shè)置也有利于提高綜合后電路的頻率,如狀態(tài)機(jī)采用one hot編碼,減小fanout數(shù)量,屏蔽操作數(shù)共享功能等。通過上述方法,我們的設(shè)計(jì)綜合后電路的頻率從38mhz提升到63mhz。
  
  綜合完成后可生成用于maxplusⅱ環(huán)境下布局布線的ed

  pci局部總線不僅是目前最新的計(jì)算機(jī)總線,而且是一種兼容性最強(qiáng)、功能最全的計(jì)算機(jī)總線。它可同時(shí)支持多組外圍設(shè)備,而且不受制于處理器,為cpu及高速外圍設(shè)備提供高性能、高吞吐量、低延遲的數(shù)據(jù)通路。圖形用戶界面(gui)、高清晰度電視(hdtv)、三維視頻多媒體顯示等新技術(shù)的發(fā)展以及高速通訊系統(tǒng)的廣泛需求使pci具有良好的應(yīng)用前景。針對(duì)這種趨勢(shì),國(guó)外許多芯片廠家設(shè)計(jì)生產(chǎn)了各種各樣的pci專用集成電路。

  目前國(guó)內(nèi)系統(tǒng)廠家的pci總線接口一般采用國(guó)外的pci專用芯片,如tundra公司的qspan、plx公司9050、intel公司的21554等,但是這些專用芯片價(jià)格昂貴、功能繁雜、不能靈活配置、不利于系統(tǒng)的升級(jí)優(yōu)化,難于應(yīng)用。為此,各大fpga廠商紛紛推出基于各自可編程邏輯器件結(jié)構(gòu)與工藝的pci ip模塊(軟核、固核或硬核)。 xilinx,altera,actel及quicklogic等公司的pci核在國(guó)內(nèi)都有廣泛應(yīng)用,它們各有特色,總體而言,xilinx的pci core是含有布局布線信息的hdl門級(jí)網(wǎng)表格式,便于vhdl方法設(shè)計(jì)及第三方eda軟件環(huán)境下的仿真驗(yàn)證;altera的pci core為ahdl格式,通過acf文件提供布局布線時(shí)的約束,其用戶側(cè)的信號(hào)數(shù)量較少,功能簡(jiǎn)單,便于實(shí)現(xiàn);actel及quicklogic公司的反熔絲結(jié)構(gòu),使其可編程芯片在速度與性能上有一定的優(yōu)勢(shì),但pci核的功能則相對(duì)較弱。
  
  根據(jù)voip、cdma等先進(jìn)的通訊系統(tǒng)對(duì)pci總線接口的實(shí)際需求,我們通過評(píng)估比較,決定采用altera公司的64位66mhz pci core,在veribest及maxplusii nt設(shè)計(jì)平臺(tái)上,針對(duì)目標(biāo)器件flex10k 100e,利用vhdl硬件描述語言,設(shè)計(jì)了pci總線到摩托羅拉cpu的fpga橋接芯片。該芯片介于pci總線與摩托羅拉cpu之間,提供兩種總線間的地址轉(zhuǎn)換,命令譯碼,數(shù)據(jù)緩沖與傳輸,即插即用的配置,為系統(tǒng)的高速數(shù)據(jù)傳輸提供無縫的接口。

1. 設(shè)計(jì)輸入
  
  設(shè)計(jì)輸入包括vhdl代碼設(shè)計(jì)及功能仿真。在進(jìn)行設(shè)計(jì)之前,先對(duì)系統(tǒng)劃分功能模塊,最頂層例化兩個(gè)模塊:altera的pci core和用戶側(cè)邏輯。用戶側(cè)邏輯根據(jù)功能再進(jìn)一步細(xì)化。vhdl的結(jié)構(gòu)化特點(diǎn)非常便于層次化設(shè)計(jì),每個(gè)工程師負(fù)責(zé)完成功能相對(duì)獨(dú)立的各子模塊設(shè)計(jì)仿真,最后進(jìn)行整體的功能仿真。進(jìn)行整體功能仿真前,先要提取pci core的功能仿真模型,在maxplusⅱ環(huán)境下,按照系統(tǒng)要求配置pci core的相關(guān)參數(shù),然后對(duì)其進(jìn)行編譯及布局布線,此時(shí)不必產(chǎn)生acf文件。為能輸出用于veribest環(huán)境下仿真的vhdl網(wǎng)表,編譯時(shí)需要選擇interface菜單下vhdl netlist writer?紤]到綜合后可能要作帶門級(jí)延時(shí)的仿真,編譯時(shí)最好產(chǎn)生sdf標(biāo)準(zhǔn)延時(shí)文件,在interface菜單下vhdl output file[.vho](write delay constructs to一欄中)。完成以上關(guān)鍵設(shè)置后,通過編譯即可得到pci core帶延時(shí)的vhdl網(wǎng)表文件。通過相同的操作可得到用戶側(cè)邏輯模塊中例化的其他altera的megacore子模塊。
  
  用戶側(cè)邏輯模塊與pci core互連時(shí),需要注意一些關(guān)鍵問題。pci core支持pci主/從工作模式,其用戶側(cè)主/從模式信號(hào)是分開的,在pci core處于一種工作模式時(shí),另一種模式的信號(hào)必需處于確定的無效態(tài),不能處于懸浮態(tài)或高阻態(tài)。用戶側(cè)邏輯模塊內(nèi)部應(yīng)避免使用三態(tài)信號(hào),為便于控制與調(diào)試,應(yīng)采用狀態(tài)機(jī)設(shè)計(jì)。對(duì)于pci 時(shí)鐘與cpu時(shí)鐘間的交互使用,應(yīng)采用握手信號(hào)實(shí)現(xiàn)。
  
  功能仿真在veribest99 fpga designview環(huán)境下進(jìn)行。仿真時(shí)首先要對(duì)pci core進(jìn)行配置訪問,配置pci core內(nèi)部配置寄存器的相應(yīng)位。
 
2. 設(shè)計(jì)實(shí)現(xiàn)
  
  設(shè)計(jì)實(shí)現(xiàn)包括邏輯綜合及布局布線。功能仿真完成后,下一步為用戶邏輯的綜合。veribest 支持兩種 fpga 綜合器;fpga express 和 synplify。fpga express操作簡(jiǎn)單,界面清晰,綜合效率好,但其schematic view功能較差,所生成的原理圖晦澀難懂,不利于深入的時(shí)序分析。synplify提供了rtl view和technology view兩種原理圖,有利于關(guān)鍵路徑的尋找和分析,它還提供了許多功能強(qiáng)大的屬性參數(shù),但同時(shí)也增加了軟件使用的復(fù)雜性。
  
  vhdl語言中例化的fpga ip模塊(pci核,雙端口ram等)應(yīng)該不參與邏輯綜合,可以在vhdl源碼中加入fpga express的綜合開關(guān)-rpagma synthesis_off或syplify的綜合開關(guān)-synthesis translate_off實(shí)現(xiàn),也可以將fpga ip模塊的vhdl網(wǎng)表文件從綜合文件列表中刪除。
  
  邏輯綜合時(shí)應(yīng)該分模塊進(jìn)行,找出各子模塊內(nèi)部的關(guān)鍵路徑,通過修改設(shè)計(jì),優(yōu)化數(shù)據(jù)通路,最后進(jìn)行頂層的綜合。頂層綜合時(shí)最好保留設(shè)計(jì)層次。對(duì)于各模塊間的關(guān)聯(lián)信號(hào),由于它們一般經(jīng)過多級(jí)查找表,造成延時(shí)較大,應(yīng)利用流水線技術(shù)在這些關(guān)鍵路徑上加入適當(dāng)數(shù)量的觸發(fā)器,減小 時(shí)延。軟件上的一些設(shè)置也有利于提高綜合后電路的頻率,如狀態(tài)機(jī)采用one hot編碼,減小fanout數(shù)量,屏蔽操作數(shù)共享功能等。通過上述方法,我們的設(shè)計(jì)綜合后電路的頻率從38mhz提升到63mhz。
  
  綜合完成后可生成用于maxplusⅱ環(huán)境下布局布線的ed
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