在數(shù)字通信系統(tǒng)中，同步技術(shù)是非常重要的，而位同步是最基本的同步。位同步時(shí)鐘信號不僅用于監(jiān)測輸入碼元信號，確保收發(fā)同步，而且在獲取禎同步、群同步及對接收的數(shù)字碼元進(jìn)行各種處理的過程中，也為系統(tǒng)提供了一個(gè)基準(zhǔn)的同步時(shí)鐘。

　　隨著可編程器件容量的增加，設(shè)計(jì)師傾向于把位同步電路設(shè)計(jì)在cpld/fpga芯片內(nèi)部。因此，本文采用quartus ii軟件設(shè)計(jì)了一種新型的位同步提取電路，對電路進(jìn)行了仿真試驗(yàn)，并使用altera的cyclone ii系列fpga芯片ep2c5予以實(shí)現(xiàn)。

　　在cpld/fpga上實(shí)現(xiàn)位同步，最簡單直接的辦法就是利用fpga的片上鎖相環(huán)。但這種鎖相環(huán)要求的輸入時(shí)鐘范圍是10mhz~100mhz，它對于低速數(shù)據(jù)顯得無能為力。而且，對于中低檔fpga來說，鎖相環(huán)是稀缺資源，很多時(shí)候被用作系統(tǒng)時(shí)鐘鎖相。cpld片上則沒有鎖相環(huán)，大部分應(yīng)用都需要設(shè)計(jì)師自己設(shè)計(jì)位同步電路。

　　兩種位同步提取電路性能分析

　　目前在cpld/fpga上常用的位同步方案可分為兩類：一是采用鎖相環(huán)的閉環(huán)相位調(diào)整電路，二是采用開環(huán)結(jié)構(gòu)的位同步電路。下面用兩個(gè)典型的設(shè)計(jì)電路來討

　　基于超前滯后型鎖相環(huán)的位同步提取電路

　　這種電路一般采用添/扣門結(jié)構(gòu)，如圖1所示，每輸入一個(gè)碼元后，根據(jù)鑒相器輸出是超前還是滯后，通過反饋回路控制的添/扣門來調(diào)整相位，使之逼近輸入碼元的相位。為了提高精度，這種方案只能采用更短的調(diào)整脈沖，一旦失步，就需要通過反饋回路重新調(diào)整。每一個(gè)超前和滯后脈沖僅能調(diào)整一步，如果接收碼元出現(xiàn)連“0”或是連“1”的情況，鎖定時(shí)間會(huì)很長，使其同步建立時(shí)間和調(diào)整精度變得相互制約。盡管有此缺點(diǎn)，但由于這種結(jié)構(gòu)具有失鎖后的自我調(diào)節(jié)性，因此，碼元消失或是碼元相位出現(xiàn)抖動(dòng)時(shí)，同步脈沖不會(huì)出現(xiàn)較大變化，仍然可以輸出穩(wěn)定的同步脈沖。

圖1 數(shù)字鎖相環(huán)法位同步提取原理框圖

　　采用開環(huán)結(jié)構(gòu)的快速位同步電路

　　由于這種結(jié)構(gòu)沒有采用閉環(huán)的相位調(diào)節(jié)電路，所以要求在每一個(gè)輸入碼元跳變沿實(shí)現(xiàn)與輸出的同步脈沖跳變沿相位對齊。所以，通常采用這種結(jié)構(gòu)的位同步電路能夠快速實(shí)現(xiàn)同步。其典型實(shí)例如圖2所示。

圖2 開環(huán)位同步提取電路框圖

　　跳變沿提取電路的作用是，當(dāng)產(chǎn)生一個(gè)邊沿脈沖時(shí)，它直接反映了輸入信號的真實(shí)相位。以它為基準(zhǔn)，就可以有效地提取出與輸入信號同步的時(shí)鐘。時(shí)鐘同步的原理就是利用這個(gè)邊沿脈沖清零計(jì)數(shù)器，輸出反映輸入碼元相位的一個(gè)高精度時(shí)鐘源周期的短脈沖。圖中狀態(tài)寄存器保證了在接收碼元出現(xiàn)連“0”或是連“1”時(shí)仍然會(huì)有固定的反映碼元時(shí)鐘的短脈沖輸出�？梢�，這種設(shè)計(jì)與數(shù)字鎖相環(huán)法相比，優(yōu)點(diǎn)主要是可以快速提取位同步脈沖，并進(jìn)行實(shí)時(shí)輸出。另外，這種電路結(jié)構(gòu)要更節(jié)省硬件資源。

　　該電路也有兩大缺點(diǎn)，首先，輸出s并不是占空比為50%的時(shí)鐘脈沖，而是間隔不固定的短脈沖。此缺點(diǎn)可以通過增加一個(gè)時(shí)鐘整形電路來解決。第二個(gè)缺點(diǎn)是，由于跳變沿提取電路的輸出x3(clr)具有對計(jì)數(shù)器清零的作用，如果跳變沿出現(xiàn)抖動(dòng)的話，這種跳變沿會(huì)和計(jì)數(shù)器原先的輸出產(chǎn)生沖突，造成輸出時(shí)鐘信號占空比大幅度變化，嚴(yán)重時(shí)會(huì)出現(xiàn)毛刺。這對后續(xù)電路功能的實(shí)現(xiàn)無疑會(huì)產(chǎn)生致命的影響，很可能導(dǎo)致設(shè)計(jì)失敗。

　　新型快速位同步提取方案

　　綜合以上兩種設(shè)計(jì)的優(yōu)缺點(diǎn)，本文提出了一種新型的設(shè)計(jì)方案，其原理框圖如圖3所示。該方案實(shí)現(xiàn)位同步的基本原理是利用輸入碼元的跳變沿脈沖作為計(jì)數(shù)器的清零輸入信號，這里高精度時(shí)鐘的頻率為f，碼元速率為f，取f=2nf=2n/t(t為輸入的不歸零碼元的寬度)。原理圖中的計(jì)數(shù)器為n進(jìn)制自動(dòng)增加計(jì)數(shù)器。當(dāng)輸入清零信號后，計(jì)數(shù)器輸出翻轉(zhuǎn)。當(dāng)輸入碼元出現(xiàn)連“0”或是連“1”時(shí)，一個(gè)碼元的長度為2nt。由于計(jì)數(shù)器為n進(jìn)制，計(jì)數(shù)器的計(jì)數(shù)值回到0時(shí)，計(jì)數(shù)器的輸出仍然翻轉(zhuǎn)，占空比為：nt/2nt=50%。這樣就保證了一個(gè)輸入碼元的寬度對應(yīng)了占空比為50%的時(shí)鐘信號，即實(shí)現(xiàn)了輸入碼元與計(jì)數(shù)器輸出clkout時(shí)鐘的同步。

　　圖3中數(shù)字濾波器的作用是將輸入碼元中的窄脈沖干擾濾除掉，這部分電路較簡單，在此不作介紹。跳變沿提取電路的作用仍然是提取碼元的跳變沿，這部分作用和實(shí)現(xiàn)原理與圖2介紹的方法相同。其中，跳變沿提取電路如圖4所示。

圖3 新型位同步提取電路框圖

　　在數(shù)字通信系統(tǒng)中，同步技術(shù)是非常重要的，而位同步是最基本的同步。位同步時(shí)鐘信號不僅用于監(jiān)測輸入碼元信號，確保收發(fā)同步，而且在獲取禎同步、群同步及對接收的數(shù)字碼元進(jìn)行各種處理的過程中，也為系統(tǒng)提供了一個(gè)基準(zhǔn)的同步時(shí)鐘。

　　隨著可編程器件容量的增加，設(shè)計(jì)師傾向于把位同步電路設(shè)計(jì)在cpld/fpga芯片內(nèi)部。因此，本文采用quartus ii軟件設(shè)計(jì)了一種新型的位同步提取電路，對電路進(jìn)行了仿真試驗(yàn)，并使用altera的cyclone ii系列fpga芯片ep2c5予以實(shí)現(xiàn)。

　　在cpld/fpga上實(shí)現(xiàn)位同步，最簡單直接的辦法就是利用fpga的片上鎖相環(huán)。但這種鎖相環(huán)要求的輸入時(shí)鐘范圍是10mhz~100mhz，它對于低速數(shù)據(jù)顯得無能為力。而且，對于中低檔fpga來說，鎖相環(huán)是稀缺資源，很多時(shí)候被用作系統(tǒng)時(shí)鐘鎖相。cpld片上則沒有鎖相環(huán)，大部分應(yīng)用都需要設(shè)計(jì)師自己設(shè)計(jì)位同步電路。

　　兩種位同步提取電路性能分析

　　目前在cpld/fpga上常用的位同步方案可分為兩類：一是采用鎖相環(huán)的閉環(huán)相位調(diào)整電路，二是采用開環(huán)結(jié)構(gòu)的位同步電路。下面用兩個(gè)典型的設(shè)計(jì)電路來討

　　基于超前滯后型鎖相環(huán)的位同步提取電路

　　這種電路一般采用添/扣門結(jié)構(gòu)，如圖1所示，每輸入一個(gè)碼元后，根據(jù)鑒相器輸出是超前還是滯后，通過反饋回路控制的添/扣門來調(diào)整相位，使之逼近輸入碼元的相位。為了提高精度，這種方案只能采用更短的調(diào)整脈沖，一旦失步，就需要通過反饋回路重新調(diào)整。每一個(gè)超前和滯后脈沖僅能調(diào)整一步，如果接收碼元出現(xiàn)連“0”或是連“1”的情況，鎖定時(shí)間會(huì)很長，使其同步建立時(shí)間和調(diào)整精度變得相互制約。盡管有此缺點(diǎn)，但由于這種結(jié)構(gòu)具有失鎖后的自我調(diào)節(jié)性，因此，碼元消失或是碼元相位出現(xiàn)抖動(dòng)時(shí)，同步脈沖不會(huì)出現(xiàn)較大變化，仍然可以輸出穩(wěn)定的同步脈沖。

圖1 數(shù)字鎖相環(huán)法位同步提取原理框圖

　　采用開環(huán)結(jié)構(gòu)的快速位同步電路

　　由于這種結(jié)構(gòu)沒有采用閉環(huán)的相位調(diào)節(jié)電路，所以要求在每一個(gè)輸入碼元跳變沿實(shí)現(xiàn)與輸出的同步脈沖跳變沿相位對齊。所以，通常采用這種結(jié)構(gòu)的位同步電路能夠快速實(shí)現(xiàn)同步。其典型實(shí)例如圖2所示。

圖2 開環(huán)位同步提取電路框圖

　　跳變沿提取電路的作用是，當(dāng)產(chǎn)生一個(gè)邊沿脈沖時(shí)，它直接反映了輸入信號的真實(shí)相位。以它為基準(zhǔn)，就可以有效地提取出與輸入信號同步的時(shí)鐘。時(shí)鐘同步的原理就是利用這個(gè)邊沿脈沖清零計(jì)數(shù)器，輸出反映輸入碼元相位的一個(gè)高精度時(shí)鐘源周期的短脈沖。圖中狀態(tài)寄存器保證了在接收碼元出現(xiàn)連“0”或是連“1”時(shí)仍然會(huì)有固定的反映碼元時(shí)鐘的短脈沖輸出。可見，這種設(shè)計(jì)與數(shù)字鎖相環(huán)法相比，優(yōu)點(diǎn)主要是可以快速提取位同步脈沖，并進(jìn)行實(shí)時(shí)輸出。另外，這種電路結(jié)構(gòu)要更節(jié)省硬件資源。

　　該電路也有兩大缺點(diǎn)，首先，輸出s并不是占空比為50%的時(shí)鐘脈沖，而是間隔不固定的短脈沖。此缺點(diǎn)可以通過增加一個(gè)時(shí)鐘整形電路來解決。第二個(gè)缺點(diǎn)是，由于跳變沿提取電路的輸出x3(clr)具有對計(jì)數(shù)器清零的作用，如果跳變沿出現(xiàn)抖動(dòng)的話，這種跳變沿會(huì)和計(jì)數(shù)器原先的輸出產(chǎn)生沖突，造成輸出時(shí)鐘信號占空比大幅度變化，嚴(yán)重時(shí)會(huì)出現(xiàn)毛刺。這對后續(xù)電路功能的實(shí)現(xiàn)無疑會(huì)產(chǎn)生致命的影響，很可能導(dǎo)致設(shè)計(jì)失敗。

　　新型快速位同步提取方案

　　綜合以上兩種設(shè)計(jì)的優(yōu)缺點(diǎn)，本文提出了一種新型的設(shè)計(jì)方案，其原理框圖如圖3所示。該方案實(shí)現(xiàn)位同步的基本原理是利用輸入碼元的跳變沿脈沖作為計(jì)數(shù)器的清零輸入信號，這里高精度時(shí)鐘的頻率為f，碼元速率為f，取f=2nf=2n/t(t為輸入的不歸零碼元的寬度)。原理圖中的計(jì)數(shù)器為n進(jìn)制自動(dòng)增加計(jì)數(shù)器。當(dāng)輸入清零信號后，計(jì)數(shù)器輸出翻轉(zhuǎn)。當(dāng)輸入碼元出現(xiàn)連“0”或是連“1”時(shí)，一個(gè)碼元的長度為2nt。由于計(jì)數(shù)器為n進(jìn)制，計(jì)數(shù)器的計(jì)數(shù)值回到0時(shí)，計(jì)數(shù)器的輸出仍然翻轉(zhuǎn)，占空比為：nt/2nt=50%。這樣就保證了一個(gè)輸入碼元的寬度對應(yīng)了占空比為50%的時(shí)鐘信號，即實(shí)現(xiàn)了輸入碼元與計(jì)數(shù)器輸出clkout時(shí)鐘的同步。

　　圖3中數(shù)字濾波器的作用是將輸入碼元中的窄脈沖干擾濾除掉，這部分電路較簡單，在此不作介紹。跳變沿提取電路的作用仍然是提取碼元的跳變沿，這部分作用和實(shí)現(xiàn)原理與圖2介紹的方法相同。其中，跳變沿提取電路如圖4所示。

圖3 新型位同步提取電路框圖