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基于CPLD的級聯(lián)型多電平變頻器脈沖發(fā)生器的設(shè)計

發(fā)布時間:2008/5/28 0:00:00 訪問次數(shù):580

1 引言

  近年來,多電平變換器成為電力電子研究的熱點(diǎn)之一,它主要面向中壓大功率的應(yīng)用場合。目前,有三種基本的多電平變換器拓?fù)浣Y(jié)構(gòu)[1]:①二極管箝位型;②飛跨電容型;③級聯(lián)型。

  幾種拓?fù)浣Y(jié)構(gòu)各有其優(yōu)缺點(diǎn),但相對而言,級聯(lián)型多電平變頻器具有更獨(dú)特的優(yōu)點(diǎn),它的結(jié)構(gòu)如圖1所示。它無需箝位二極管和電容,易于封裝,不存在電容電壓平衡問題,可采用砜丶際酰員苊獗恐睪哪艿淖樅菸盞緶貳1疚鬧饕檣芑讜夭ㄒ葡嗟髦品椒ǖ募讀腿轡宓縉獎淦燈韉腜wm脈沖發(fā)生器的實(shí)現(xiàn)方法。


圖1 三相五電平變頻器結(jié)構(gòu)圖

2 載波移相spwm技術(shù)

  所謂移相式pwm技術(shù)就是將調(diào)制波和載波的頻率固定不變,調(diào)制波的相位也保持恒定,而只調(diào)整載波的相位,從而產(chǎn)生spwm信號。將不同載波相位下的spwm信號進(jìn)行線性組合,達(dá)到消除諧波、提高輸出功率的目的?梢宰C明,當(dāng)相移 時(α為同相的各單元的載波的移相角度,n 為級聯(lián)單元個數(shù))[2],輸出諧波頻率增大到 2n 倍,更易于濾除。對于三相五電平變頻器,n=2,所以同相級聯(lián)兩單元的載波相差90度。如圖2所示,其中a11與



圖2三相五電平變頻器的a相

  a14載波互差180度,a11與a21的載波互差90度,而a21與a24的載波互差180度。a1與a2串聯(lián)后的輸出電壓:



  由(1)式可知ua不再包含2f±1次以下的諧波,僅包含2f±1以上的諧波。而當(dāng)級聯(lián)數(shù)為n時,則nf±1以下的諧波均被濾去。

3 基于cpld的三相五電平變頻器pwm脈沖發(fā)生器的原理

  一個dsp只能產(chǎn)生12路pwm脈沖,而三相五電平變頻器需24路pwm脈沖,而用雙dsp輸出24路時存在同時性的問題,因而用復(fù)雜可編程邏輯器件cpld來實(shí)現(xiàn)。當(dāng)前,復(fù)雜可編程邏輯器件cpld在現(xiàn)代數(shù)字電路設(shè)計中已成為不可或缺的器件,cpld內(nèi)部包含的邏輯門數(shù)從幾百至幾萬,具有可任意配置的幾百個寄存器和i/o口,并且開發(fā)周期短可靈活配置實(shí)現(xiàn)多種功能而無需改動硬件電路。

  如圖3為dsp與cpld構(gòu)成的pwm脈沖發(fā)生器的控制框圖。

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圖3 dsp與cpld的控制框圖

  cpld接入dsp的時鐘clk,以實(shí)現(xiàn)時鐘一致,dt0,dt1,dt2,dt3為dsp的四根地址線,用來選通cpld中十二路pwm脈沖發(fā)生器的一路,int為中斷信號,每隔四分之一個載波周期tc發(fā)一次,we為dsp的寫信號,只有當(dāng)we與csn(n=1~12)同時為低電平時data才能寫入影子寄存器,其中csn為四根地址線譯碼后的輸出,如圖4所示。




圖4 pwm發(fā)生器原理圖

  顯然,同一相的八個開關(guān)管只需四路載波,而處于三相同一位置的開關(guān)管其載波相同,故可共用一個基準(zhǔn)計數(shù)器。下面就圖4介紹pwm發(fā)生器的原理。圖4中的基準(zhǔn)計數(shù)器為一加減計數(shù)器,其計數(shù)總值為一個載波周期tc,而比較寄存器中為脈寬值,當(dāng)基準(zhǔn)計數(shù)器計數(shù)的值與比較寄存器相等時,比較器輸出產(chǎn)生電平翻轉(zhuǎn),每當(dāng)基準(zhǔn)計數(shù)器計數(shù)到零時,產(chǎn)生一個使能信號把影子寄存器中的脈寬值送入比較寄存器。由比較器輸出的原始pwm波經(jīng)死區(qū)發(fā)生器后產(chǎn)生上下橋臂互補(bǔ)的兩路pwm波。

4 veriloghdl設(shè)計與仿真

  根據(jù)圖4的原理圖,應(yīng)用veriloghdl硬件描述語言進(jìn)行設(shè)計。本文

  選用altera公司的epf10k30a系列的cpld,通過max+plusⅱ軟件仿真,圖5所示為a相8路pwm驅(qū)動信號。波型表明,同一橋臂上下兩路信號在邏輯上滿足互補(bǔ)關(guān)系,并有一定的死區(qū)時間,實(shí)現(xiàn)“先斷后通”,不同橋臂之間的相位正確。



點(diǎn)擊看原圖



  圖5 a相pwm仿真波形圖

  圖6為根據(jù)上述原理,利用matlab/simulink仿真的相電壓五電平波形,其中調(diào)制比為0.9,載波比為32。





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  sp; 圖6 相電壓五電平仿真波形

5 結(jié)束語

  級聯(lián)型多電平變頻器其pwm驅(qū)動信號很難由單一的dsp或單片機(jī)完成。本文設(shè)計的由dsp與cpld構(gòu)成的pwm脈沖發(fā)生器較好的解決了這一問題,在級聯(lián)型多電平變頻器中有比較好的應(yīng)用前景。


1 引言

  近年來,多電平變換器成為電力電子研究的熱點(diǎn)之一,它主要面向中壓大功率的應(yīng)用場合。目前,有三種基本的多電平變換器拓?fù)浣Y(jié)構(gòu)[1]:①二極管箝位型;②飛跨電容型;③級聯(lián)型。

  幾種拓?fù)浣Y(jié)構(gòu)各有其優(yōu)缺點(diǎn),但相對而言,級聯(lián)型多電平變頻器具有更獨(dú)特的優(yōu)點(diǎn),它的結(jié)構(gòu)如圖1所示。它無需箝位二極管和電容,易于封裝,不存在電容電壓平衡問題,可采用砜丶際酰員苊獗恐睪哪艿淖樅菸盞緶貳1疚鬧饕檣芑讜夭ㄒ葡嗟髦品椒ǖ募讀腿轡宓縉獎淦燈韉腜wm脈沖發(fā)生器的實(shí)現(xiàn)方法。


圖1 三相五電平變頻器結(jié)構(gòu)圖

2 載波移相spwm技術(shù)

  所謂移相式pwm技術(shù)就是將調(diào)制波和載波的頻率固定不變,調(diào)制波的相位也保持恒定,而只調(diào)整載波的相位,從而產(chǎn)生spwm信號。將不同載波相位下的spwm信號進(jìn)行線性組合,達(dá)到消除諧波、提高輸出功率的目的?梢宰C明,當(dāng)相移 時(α為同相的各單元的載波的移相角度,n 為級聯(lián)單元個數(shù))[2],輸出諧波頻率增大到 2n 倍,更易于濾除。對于三相五電平變頻器,n=2,所以同相級聯(lián)兩單元的載波相差90度。如圖2所示,其中a11與



圖2三相五電平變頻器的a相

  a14載波互差180度,a11與a21的載波互差90度,而a21與a24的載波互差180度。a1與a2串聯(lián)后的輸出電壓:



  由(1)式可知ua不再包含2f±1次以下的諧波,僅包含2f±1以上的諧波。而當(dāng)級聯(lián)數(shù)為n時,則nf±1以下的諧波均被濾去。

3 基于cpld的三相五電平變頻器pwm脈沖發(fā)生器的原理

  一個dsp只能產(chǎn)生12路pwm脈沖,而三相五電平變頻器需24路pwm脈沖,而用雙dsp輸出24路時存在同時性的問題,因而用復(fù)雜可編程邏輯器件cpld來實(shí)現(xiàn)。當(dāng)前,復(fù)雜可編程邏輯器件cpld在現(xiàn)代數(shù)字電路設(shè)計中已成為不可或缺的器件,cpld內(nèi)部包含的邏輯門數(shù)從幾百至幾萬,具有可任意配置的幾百個寄存器和i/o口,并且開發(fā)周期短可靈活配置實(shí)現(xiàn)多種功能而無需改動硬件電路。

  如圖3為dsp與cpld構(gòu)成的pwm脈沖發(fā)生器的控制框圖。

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圖3 dsp與cpld的控制框圖

  cpld接入dsp的時鐘clk,以實(shí)現(xiàn)時鐘一致,dt0,dt1,dt2,dt3為dsp的四根地址線,用來選通cpld中十二路pwm脈沖發(fā)生器的一路,int為中斷信號,每隔四分之一個載波周期tc發(fā)一次,we為dsp的寫信號,只有當(dāng)we與csn(n=1~12)同時為低電平時data才能寫入影子寄存器,其中csn為四根地址線譯碼后的輸出,如圖4所示。




圖4 pwm發(fā)生器原理圖

  顯然,同一相的八個開關(guān)管只需四路載波,而處于三相同一位置的開關(guān)管其載波相同,故可共用一個基準(zhǔn)計數(shù)器。下面就圖4介紹pwm發(fā)生器的原理。圖4中的基準(zhǔn)計數(shù)器為一加減計數(shù)器,其計數(shù)總值為一個載波周期tc,而比較寄存器中為脈寬值,當(dāng)基準(zhǔn)計數(shù)器計數(shù)的值與比較寄存器相等時,比較器輸出產(chǎn)生電平翻轉(zhuǎn),每當(dāng)基準(zhǔn)計數(shù)器計數(shù)到零時,產(chǎn)生一個使能信號把影子寄存器中的脈寬值送入比較寄存器。由比較器輸出的原始pwm波經(jīng)死區(qū)發(fā)生器后產(chǎn)生上下橋臂互補(bǔ)的兩路pwm波。

4 veriloghdl設(shè)計與仿真

  根據(jù)圖4的原理圖,應(yīng)用veriloghdl硬件描述語言進(jìn)行設(shè)計。本文

  選用altera公司的epf10k30a系列的cpld,通過max+plusⅱ軟件仿真,圖5所示為a相8路pwm驅(qū)動信號。波型表明,同一橋臂上下兩路信號在邏輯上滿足互補(bǔ)關(guān)系,并有一定的死區(qū)時間,實(shí)現(xiàn)“先斷后通”,不同橋臂之間的相位正確。



點(diǎn)擊看原圖



  圖5 a相pwm仿真波形圖

  圖6為根據(jù)上述原理,利用matlab/simulink仿真的相電壓五電平波形,其中調(diào)制比為0.9,載波比為32。





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  sp; 圖6 相電壓五電平仿真波形

5 結(jié)束語

  級聯(lián)型多電平變頻器其pwm驅(qū)動信號很難由單一的dsp或單片機(jī)完成。本文設(shè)計的由dsp與cpld構(gòu)成的pwm脈沖發(fā)生器較好的解決了這一問題,在級聯(lián)型多電平變頻器中有比較好的應(yīng)用前景。


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