數(shù)字基帶信號的傳輸是數(shù)字通信系統(tǒng)的重要組成部分。在數(shù)字通信中，有些場合可不經(jīng)過載波調(diào)制和解調(diào)過程，而對基帶信號進行直接傳輸。采用ami碼的信號交替反轉(zhuǎn)，有可能出現(xiàn)四連零現(xiàn)象，這不利于接收端的定時信號提取。而hdb3碼因其無直流成份、低頻成份少和連0個數(shù)最多不超過三個等特點，而對定時信號的恢復(fù)十分有利，并已成為ccitt協(xié)會推薦使用的基帶傳輸碼型之一。為此，本文利用vhdl語言對數(shù)據(jù)傳輸系統(tǒng)中的hdb3編碼器進行了設(shè)計。

1 hdb3碼的編碼規(guī)則

　　hdb3碼是ami碼的改進型，稱為三階高密度雙極性碼，它克服了ami碼的長連0串現(xiàn)象。

　　hdb3碼的編碼規(guī)則為先檢查消息代碼(二進制)的連0串，若沒有4個或4個以上連0串，則按照ami碼的編碼規(guī)則對消息代碼進行編碼；若出現(xiàn)4個或4個以上連0串，則將每4個連0小段的第4個0變換成與前一非0符號(+1或-1)同極性的v符號，同時保證相鄰v符號的極性交替(即+1記為+v，-1記為-v)；接著檢查相鄰v符號間非0符號的個數(shù)是否為偶數(shù)，若為偶，則將當前的v符號的前一非0符號后的第1個0變?yōu)?b或-b符號，且b的極性與前一非0符號的極性相反，并使后面的非0符號從v符號開始再交替變化。

2 hdb3編碼器的vhdl建模與程序設(shè)計

　　hdb3碼的vhdl建模思想是在消息代碼的基礎(chǔ)上，依據(jù)hdb3編碼規(guī)則進行插人“v”符號和“b”符號的操作，且用2位二進制代碼分別表示。最后完成單極性信號變成雙極性信號的轉(zhuǎn)換。

　　插“v”模塊主要是對消息代碼里的四連0串的檢測，即當出現(xiàn)四個連0串的時候，把第四個“0”變換成符號“v”，用“11”標識。 “1”用“01”標識，“0”用“00”標識。其模型如圖2所示，實現(xiàn)的vhdl結(jié)構(gòu)代碼如artv：

2.2 插“b”模塊的實現(xiàn)

　　插“b”模塊的建模思路是當相鄰“v”符號之間有偶數(shù)個非0符號時，把后一小段的第1個“0”變換成一個“b”符號。可用一個4位的移位寄存器來實現(xiàn)延遲，這樣經(jīng)插“v”處理過的碼元，可在同步時鐘的作用下同時進行是否插“b”的判決，等到碼元從移位寄存器里出來的時候，就可以決定是應(yīng)該變換成“b”符號，還是照原碼輸出。輸出端用“11”表示符號“v”，“01”表示“1”碼， “00”表示“0”碼，“10”表示符號“b”。其模型如圖3所示，vhdl的結(jié)構(gòu)代碼如artb：

2.3 單極性變雙極性的實現(xiàn)

　　根據(jù)編碼規(guī)則， “b”符號的極性與前一非零符號相反，“v”極性符號與前一非零符號一致。因此，可對“v”單獨進行極性變換(“v”已經(jīng)由“11”標識，相鄰“v”的極性是正負交替的)，余下的“1”和“b”看成一體進行正負交替，從而完成hdb3的編碼。

　　因為經(jīng)過插“b”模塊后， “v”、 “b”、“1”已經(jīng)分別用雙相碼“11”、 “10”、 “01”標識�！�0”用“00”標識。而在實際應(yīng)用中，cpld或fpga端口的輸出電壓只有正極性電壓，且在波形仿真中也只有“+1”和“0”，而無法識別“-1”。所以要得到所需hdb3編碼的結(jié)果，需定義“00”、“01”、“10”來分別表示“0”、 “-1”、 “+1”�？蓪⒉濉癰”模塊后輸出的“00”、“01”、“10”、“11”組合轉(zhuǎn)換為“00”、“01”、 “10”組合，再通過“00”、 “01”、“10”控制四選一數(shù)字開關(guān)的地址來選擇輸出通道，就可以實現(xiàn)0、-b、+b。本設(shè)計使用cc4052的一組通道作為四選一數(shù)字開關(guān)，從而將cpld或fpga目標芯片的標識性輸出轉(zhuǎn)換成雙極性信號，最終實現(xiàn)hdb3非歸零編碼。cc4052的接線如圖4所示，所實現(xiàn)的地址控制器的模型如圖5所示。其vhdl結(jié)構(gòu)代碼如artd：

3 hdb3編碼器的仿真

　　在此，以四連“0”的可能性通過如表1所列的多“0”消息代碼進行分析，并利用eda工具對vhdl源程序進行編譯、適