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Verilog HDL簡單示例

發(fā)布時間:2008/5/28 0:00:00 訪問次數(shù):612

下面是4-1多路選擇電路的門級描述。注意因為實例名是可選的(除用于實例數(shù)組情況外),在門實例語句中沒有指定實例名。

module mux4x1 (z,d0,d1,d2,d3,s0,s1);
output z;
input d0,d1,d2,d3,s0,s1;

and (t0,d0,s0bar,s1bar),
(t1,d1,s0bar,s1),
(t2,d2,s0,s1bar),
(t3,d3,s0,s1),

not (s0bar,s0),
(s1bar,s1);

or (z,t0,t1,t2,t3,);
endmodule
如果或門實例由下列的實例代替呢?
or z (z,t0,t1,t2,t3); //非法的verilog hdl表達式。
  注意實例名還是z,并且連接到實例輸出的線網(wǎng)也是z。這種情況在verilog hdl中是不允許的。在同一模塊中,實例名不能與線網(wǎng)名相同。



下面是4-1多路選擇電路的門級描述。注意因為實例名是可選的(除用于實例數(shù)組情況外),在門實例語句中沒有指定實例名。

module mux4x1 (z,d0,d1,d2,d3,s0,s1);
output z;
input d0,d1,d2,d3,s0,s1;

and (t0,d0,s0bar,s1bar),
(t1,d1,s0bar,s1),
(t2,d2,s0,s1bar),
(t3,d3,s0,s1),

not (s0bar,s0),
(s1bar,s1);

or (z,t0,t1,t2,t3,);
endmodule
如果或門實例由下列的實例代替呢?
or z (z,t0,t1,t2,t3); //非法的verilog hdl表達式。
  注意實例名還是z,并且連接到實例輸出的線網(wǎng)也是z。這種情況在verilog hdl中是不允許的。在同一模塊中,實例名不能與線網(wǎng)名相同。



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