Verilog HDL實(shí)例數(shù)組
發(fā)布時(shí)間:2008/5/28 0:00:00 訪問(wèn)次數(shù):2373
當(dāng)需要重復(fù)性的實(shí)例時(shí),在實(shí)例描述語(yǔ)句中能夠有選擇地定義范圍說(shuō)明(范圍說(shuō)明也能夠在模塊實(shí)例語(yǔ)句中使用)。這種情況的門(mén)描述語(yǔ)句的語(yǔ)法如下:
gate_type [delay]instance_name [leftbound:rightbound]
(list_of_terminal_names);
leftbound和rightbound值是任意的兩個(gè)常量表達(dá)式。左界不必大于右界,并且左、右界兩者都不必限定為0。示例如下。
wire [3:0] out, ina, inb;
. . .
nand gang [3:0] (out, ina, inb);
帶有范圍說(shuō)明的實(shí)例語(yǔ)句與下述語(yǔ)句等價(jià):
nand
gang3 (out[3], ina[3], inb[3]),
gang2 (out[2], ina[2], inb[2]),
gang1 (out[1], ina[1], inb[1]),
gang0 (out[0], ina[0], inb[0]);
注意定義實(shí)例數(shù)組時(shí),實(shí)例名稱是不可選的。
gate_type [delay]instance_name [leftbound:rightbound]
(list_of_terminal_names);
leftbound和rightbound值是任意的兩個(gè)常量表達(dá)式。左界不必大于右界,并且左、右界兩者都不必限定為0。示例如下。
wire [3:0] out, ina, inb;
. . .
nand gang [3:0] (out, ina, inb);
帶有范圍說(shuō)明的實(shí)例語(yǔ)句與下述語(yǔ)句等價(jià):
nand
gang3 (out[3], ina[3], inb[3]),
gang2 (out[2], ina[2], inb[2]),
gang1 (out[1], ina[1], inb[1]),
gang0 (out[0], ina[0], inb[0]);
注意定義實(shí)例數(shù)組時(shí),實(shí)例名稱是不可選的。
當(dāng)需要重復(fù)性的實(shí)例時(shí),在實(shí)例描述語(yǔ)句中能夠有選擇地定義范圍說(shuō)明(范圍說(shuō)明也能夠在模塊實(shí)例語(yǔ)句中使用)。這種情況的門(mén)描述語(yǔ)句的語(yǔ)法如下:
gate_type [delay]instance_name [leftbound:rightbound]
(list_of_terminal_names);
leftbound和rightbound值是任意的兩個(gè)常量表達(dá)式。左界不必大于右界,并且左、右界兩者都不必限定為0。示例如下。
wire [3:0] out, ina, inb;
. . .
nand gang [3:0] (out, ina, inb);
帶有范圍說(shuō)明的實(shí)例語(yǔ)句與下述語(yǔ)句等價(jià):
nand
gang3 (out[3], ina[3], inb[3]),
gang2 (out[2], ina[2], inb[2]),
gang1 (out[1], ina[1], inb[1]),
gang0 (out[0], ina[0], inb[0]);
注意定義實(shí)例數(shù)組時(shí),實(shí)例名稱是不可選的。
gate_type [delay]instance_name [leftbound:rightbound]
(list_of_terminal_names);
leftbound和rightbound值是任意的兩個(gè)常量表達(dá)式。左界不必大于右界,并且左、右界兩者都不必限定為0。示例如下。
wire [3:0] out, ina, inb;
. . .
nand gang [3:0] (out, ina, inb);
帶有范圍說(shuō)明的實(shí)例語(yǔ)句與下述語(yǔ)句等價(jià):
nand
gang3 (out[3], ina[3], inb[3]),
gang2 (out[2], ina[2], inb[2]),
gang1 (out[1], ina[1], inb[1]),
gang0 (out[0], ina[0], inb[0]);
注意定義實(shí)例數(shù)組時(shí),實(shí)例名稱是不可選的。
熱門(mén)點(diǎn)擊
- Verilog HDL的wire和tri線網(wǎng)
- Verilog HDL 結(jié)構(gòu)建模實(shí)例化語(yǔ)句
- Verilog HDL算術(shù)運(yùn)算符
- Verilog HDL實(shí)例數(shù)組
- 基于FPGA的可編程定時(shí)器/計(jì)數(shù)器8253的
- Verilog HDL數(shù)據(jù)類型
- PLC和PLD的區(qū)別與聯(lián)系
- Verilog HDL移位操作符
- 用CP1306實(shí)現(xiàn)ADPCM編解碼功能
- Verilog HDL條件語(yǔ)句
推薦技術(shù)資料
- 聲道前級(jí)設(shè)計(jì)特點(diǎn)
- 與通常的Hi-Fi前級(jí)不同,EP9307-CRZ這臺(tái)分... [詳細(xì)]
- AMOLED顯示驅(qū)動(dòng)芯片關(guān)鍵技
- CMOS圖像傳感器技術(shù)參數(shù)設(shè)計(jì)
- GB300 超級(jí)芯片應(yīng)用需求分
- 4NP 工藝NVIDIA Bl
- GB300 芯片、NVL72
- 首個(gè)最新高端芯片人工智能服務(wù)器
- 多媒體協(xié)處理器SM501在嵌入式系統(tǒng)中的應(yīng)用
- 基于IEEE802.11b的EPA溫度變送器
- QUICCEngine新引擎推動(dòng)IP網(wǎng)絡(luò)革新
- SoC面世八年后的產(chǎn)業(yè)機(jī)遇
- MPC8xx系列處理器的嵌入式系統(tǒng)電源設(shè)計(jì)
- dsPIC及其在交流變頻調(diào)速中的應(yīng)用研究