Verilog HDL的wire和tri線網(wǎng)
發(fā)布時(shí)間:2008/5/28 0:00:00 訪問(wèn)次數(shù):2930
用于連接單元的連線是最常見(jiàn)的線網(wǎng)類(lèi)型。連線與三態(tài)線(tri)網(wǎng)語(yǔ)法和語(yǔ)義一致;三態(tài)線可以用于描述多個(gè)驅(qū)動(dòng)源驅(qū)動(dòng)同一根線的線網(wǎng)類(lèi)型;并且沒(méi)有其他特殊的意義。
wire reset;
wire [3:2] cla, pla, sla;
tri [ msb-1 : lsb +1] art;
如果多個(gè)驅(qū)動(dòng)源驅(qū)動(dòng)一個(gè)連線(或三態(tài)線網(wǎng)),線網(wǎng)的有效值由下表決定。
wire (或 tri) 0 1 x z
0 0 x x 0
1 x 1 x 1
x x x x x
z 0 1 x z
下面是一個(gè)具體實(shí)例:
assign cla = pla & sla;
. . .
assign cla = pla ^ sla;
在這個(gè)實(shí)例中,cla有兩個(gè)驅(qū)動(dòng)源。兩個(gè)驅(qū)動(dòng)源的值(右側(cè)表達(dá)式的值)用于在上表中索引,以便決定cla的有效值。由于cla是一個(gè)向量,每位的計(jì)算是相關(guān)的。例如,如果第一個(gè)右側(cè)表達(dá)式的值為01x, 并且第二個(gè)右測(cè)表達(dá)式的值為11z,那么cla 的有效值是x1x (第一位0和1在表中索引到x, 第二位1和1在表中索引到1,第三位x 和z在表中索引到x)。
wire reset;
wire [3:2] cla, pla, sla;
tri [ msb-1 : lsb +1] art;
如果多個(gè)驅(qū)動(dòng)源驅(qū)動(dòng)一個(gè)連線(或三態(tài)線網(wǎng)),線網(wǎng)的有效值由下表決定。
wire (或 tri) 0 1 x z
0 0 x x 0
1 x 1 x 1
x x x x x
z 0 1 x z
下面是一個(gè)具體實(shí)例:
assign cla = pla & sla;
. . .
assign cla = pla ^ sla;
在這個(gè)實(shí)例中,cla有兩個(gè)驅(qū)動(dòng)源。兩個(gè)驅(qū)動(dòng)源的值(右側(cè)表達(dá)式的值)用于在上表中索引,以便決定cla的有效值。由于cla是一個(gè)向量,每位的計(jì)算是相關(guān)的。例如,如果第一個(gè)右側(cè)表達(dá)式的值為01x, 并且第二個(gè)右測(cè)表達(dá)式的值為11z,那么cla 的有效值是x1x (第一位0和1在表中索引到x, 第二位1和1在表中索引到1,第三位x 和z在表中索引到x)。
用于連接單元的連線是最常見(jiàn)的線網(wǎng)類(lèi)型。連線與三態(tài)線(tri)網(wǎng)語(yǔ)法和語(yǔ)義一致;三態(tài)線可以用于描述多個(gè)驅(qū)動(dòng)源驅(qū)動(dòng)同一根線的線網(wǎng)類(lèi)型;并且沒(méi)有其他特殊的意義。
wire reset;
wire [3:2] cla, pla, sla;
tri [ msb-1 : lsb +1] art;
如果多個(gè)驅(qū)動(dòng)源驅(qū)動(dòng)一個(gè)連線(或三態(tài)線網(wǎng)),線網(wǎng)的有效值由下表決定。
wire (或 tri) 0 1 x z
0 0 x x 0
1 x 1 x 1
x x x x x
z 0 1 x z
下面是一個(gè)具體實(shí)例:
assign cla = pla & sla;
. . .
assign cla = pla ^ sla;
在這個(gè)實(shí)例中,cla有兩個(gè)驅(qū)動(dòng)源。兩個(gè)驅(qū)動(dòng)源的值(右側(cè)表達(dá)式的值)用于在上表中索引,以便決定cla的有效值。由于cla是一個(gè)向量,每位的計(jì)算是相關(guān)的。例如,如果第一個(gè)右側(cè)表達(dá)式的值為01x, 并且第二個(gè)右測(cè)表達(dá)式的值為11z,那么cla 的有效值是x1x (第一位0和1在表中索引到x, 第二位1和1在表中索引到1,第三位x 和z在表中索引到x)。
wire reset;
wire [3:2] cla, pla, sla;
tri [ msb-1 : lsb +1] art;
如果多個(gè)驅(qū)動(dòng)源驅(qū)動(dòng)一個(gè)連線(或三態(tài)線網(wǎng)),線網(wǎng)的有效值由下表決定。
wire (或 tri) 0 1 x z
0 0 x x 0
1 x 1 x 1
x x x x x
z 0 1 x z
下面是一個(gè)具體實(shí)例:
assign cla = pla & sla;
. . .
assign cla = pla ^ sla;
在這個(gè)實(shí)例中,cla有兩個(gè)驅(qū)動(dòng)源。兩個(gè)驅(qū)動(dòng)源的值(右側(cè)表達(dá)式的值)用于在上表中索引,以便決定cla的有效值。由于cla是一個(gè)向量,每位的計(jì)算是相關(guān)的。例如,如果第一個(gè)右側(cè)表達(dá)式的值為01x, 并且第二個(gè)右測(cè)表達(dá)式的值為11z,那么cla 的有效值是x1x (第一位0和1在表中索引到x, 第二位1和1在表中索引到1,第三位x 和z在表中索引到x)。
熱門(mén)點(diǎn)擊
- Verilog HDL的wire和tri線網(wǎng)
- Verilog HDL 結(jié)構(gòu)建模實(shí)例化語(yǔ)句
- Verilog HDL算術(shù)運(yùn)算符
- Verilog HDL實(shí)例數(shù)組
- 基于FPGA的可編程定時(shí)器/計(jì)數(shù)器8253的
- Verilog HDL數(shù)據(jù)類(lèi)型
- PLC和PLD的區(qū)別與聯(lián)系
- Verilog HDL移位操作符
- 用CP1306實(shí)現(xiàn)ADPCM編解碼功能
- Verilog HDL條件語(yǔ)句
推薦技術(shù)資料
- 聲道前級(jí)設(shè)計(jì)特點(diǎn)
- 與通常的Hi-Fi前級(jí)不同,EP9307-CRZ這臺(tái)分... [詳細(xì)]
- AMOLED顯示驅(qū)動(dòng)芯片關(guān)鍵技
- CMOS圖像傳感器技術(shù)參數(shù)設(shè)計(jì)
- GB300 超級(jí)芯片應(yīng)用需求分
- 4NP 工藝NVIDIA Bl
- GB300 芯片、NVL72
- 首個(gè)最新高端芯片人工智能服務(wù)器
- 多媒體協(xié)處理器SM501在嵌入式系統(tǒng)中的應(yīng)用
- 基于IEEE802.11b的EPA溫度變送器
- QUICCEngine新引擎推動(dòng)IP網(wǎng)絡(luò)革新
- SoC面世八年后的產(chǎn)業(yè)機(jī)遇
- MPC8xx系列處理器的嵌入式系統(tǒng)電源設(shè)計(jì)
- dsPIC及其在交流變頻調(diào)速中的應(yīng)用研究