Verilog HDL 連接運算符
發(fā)布時間:2008/5/28 0:00:00 訪問次數(shù):1409
4.6.6 連接運算符
連接操作是將小表達式合并形成大表達式的操作。形式如下：
{expr1, expr2, . . .，exprn}
實例如下所示：
wire [7:0] dbus;
assign dbus [7:4] = {dbus [0], dbus [1], dbus[2], dbus[ 3 ] } ;
/ /以反轉(zhuǎn)的順序?qū)⒌投? 位賦給高端4 位。
assign dbus = {dbus [3:0], dbus [ 7 : 4 ] } ;
/ /高4 位與低4 位交換。
連接操作是將小表達式合并形成大表達式的操作。形式如下：
{expr1, expr2, . . .，exprn}
實例如下所示：
wire [7:0] dbus;
assign dbus [7:4] = {dbus [0], dbus [1], dbus[2], dbus[ 3 ] } ;
/ /以反轉(zhuǎn)的順序?qū)⒌投? 位賦給高端4 位。
assign dbus = {dbus [3:0], dbus [ 7 : 4 ] } ;
/ /高4 位與低4 位交換。
由于非定長常數(shù)的長度未知, 不允許連接非定長常數(shù)。例如, 下列式子非法：
{dbus,5} / /不允許連接操作非定長常數(shù)。
4.6.6 連接運算符
連接操作是將小表達式合并形成大表達式的操作。形式如下：
{expr1, expr2, . . .，exprn}
實例如下所示：
wire [7:0] dbus;
assign dbus [7:4] = {dbus [0], dbus [1], dbus[2], dbus[ 3 ] } ;
/ /以反轉(zhuǎn)的順序?qū)⒌投? 位賦給高端4 位。
assign dbus = {dbus [3:0], dbus [ 7 : 4 ] } ;
/ /高4 位與低4 位交換。
連接操作是將小表達式合并形成大表達式的操作。形式如下：
{expr1, expr2, . . .，exprn}
實例如下所示：
wire [7:0] dbus;
assign dbus [7:4] = {dbus [0], dbus [1], dbus[2], dbus[ 3 ] } ;
/ /以反轉(zhuǎn)的順序?qū)⒌投? 位賦給高端4 位。
assign dbus = {dbus [3:0], dbus [ 7 : 4 ] } ;
/ /高4 位與低4 位交換。
由于非定長常數(shù)的長度未知, 不允許連接非定長常數(shù)。例如, 下列式子非法：
{dbus,5} / /不允許連接操作非定長常數(shù)。
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