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Verilog HDL 結構建模--模塊端口

發(fā)布時間:2008/5/28 0:00:00 訪問次數(shù):562

模塊的端口可以是輸入端口、輸出端口或雙向端口。缺省的端口類型為線網(wǎng)類型(即wire 類
型)。輸出或輸入輸出端口能夠被重新聲明為reg 型。無論是在線網(wǎng)說明還是寄存器說明中,線網(wǎng)
或寄存器必須與端口說明中指定的長度相同。下面是一些端口說明實例。

module micro (pc, instr, nextaddr );
/ / 端口說明
input [3:1] pc;
output [1:8] instr;
inout [16:1] nextaddr;


/ /重新說明端口類型:
wire [16:1] nextaddr; // 該說明是可選的,因為缺省的就是wire類型,但如果指定了,就
必須與它的端口說明保持相同長度,這里定義線的位寬16,是總線。
reg [1:8] instr; / /instr 已被重新說明為reg 類型,因此它能在always 語句或在initial 語句中
賦值。

. . .
endmodule



模塊的端口可以是輸入端口、輸出端口或雙向端口。缺省的端口類型為線網(wǎng)類型(即wire 類
型)。輸出或輸入輸出端口能夠被重新聲明為reg 型。無論是在線網(wǎng)說明還是寄存器說明中,線網(wǎng)
或寄存器必須與端口說明中指定的長度相同。下面是一些端口說明實例。

module micro (pc, instr, nextaddr );
/ / 端口說明
input [3:1] pc;
output [1:8] instr;
inout [16:1] nextaddr;


/ /重新說明端口類型:
wire [16:1] nextaddr; // 該說明是可選的,因為缺省的就是wire類型,但如果指定了,就
必須與它的端口說明保持相同長度,這里定義線的位寬16,是總線。
reg [1:8] instr; / /instr 已被重新說明為reg 類型,因此它能在always 語句或在initial 語句中
賦值。

. . .
endmodule



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