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Verilog HDL邏輯運算符

發(fā)布時間:2008/5/28 0:00:00 訪問次數(shù):1130

邏輯運算符有:
&& (邏輯與)
(邏輯或)
!(邏輯非)
用法為:(表達式1) 邏輯運算符(表達式2) ....
這些運算符在邏輯值0(假)或1(真)上操作。邏輯運算的結(jié)果為0 或1 。例如, 假定:
crd = 'b0; //0 為假
dgs = 'b1; //1 為真
那么:
crd && dgs 結(jié)果為0 (假)
crd dgs 結(jié)果為1 (真)
!d g s 結(jié)果為0 (假)
邏輯與(&&)的真值表如下:
表1 邏輯與真值表

2004-08-16 第23頁,共41頁
版權(quán)所有,侵權(quán)必究


絕密
verilog hdl 入門教程請輸入文檔編號

&& 0(假)1(真)x/z(不定)
0(假)0 0 x
1(真)0 1 x
x/z(不定)x x x

邏輯或的真值表如下:

表2 邏輯或真值表

0(假)1(真)x/z(不定)
0 0 1 x
1 1 1 1
x/z (不定)x 1 x



邏輯運算符有:
&& (邏輯與)
(邏輯或)
!(邏輯非)
用法為:(表達式1) 邏輯運算符(表達式2) ....
這些運算符在邏輯值0(假)或1(真)上操作。邏輯運算的結(jié)果為0 或1 。例如, 假定:
crd = 'b0; //0 為假
dgs = 'b1; //1 為真
那么:
crd && dgs 結(jié)果為0 (假)
crd dgs 結(jié)果為1 (真)
!d g s 結(jié)果為0 (假)
邏輯與(&&)的真值表如下:
表1 邏輯與真值表

2004-08-16 第23頁,共41頁
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&& 0(假)1(真)x/z(不定)
0(假)0 0 x
1(真)0 1 x
x/z(不定)x x x

邏輯或的真值表如下:

表2 邏輯或真值表

0(假)1(真)x/z(不定)
0 0 1 x
1 1 1 1
x/z (不定)x 1 x



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