我打算寫關(guān)于模擬電路layout的一系列文章。

因為是第一篇，所以要介紹畫模擬電路版圖時，都要做的一些準(zhǔn)備工作或者是要問的

一些問題。

模擬部分不同于數(shù)字部分，它有時很抽象，有時也很死板，有的有很高的頻率，有時有很大的電流

總之就像人的情感，需要很好的控制才能發(fā)揮作用。

通常在畫模擬電路之前或者整個過程中，你都要不停的問和了解

比如：這個電路有什么功能，是做什么用的？

它的電流總共有多少？最大電流多大，在哪些節(jié)點之間？

什么地方需要有很好的對稱？什么地方需要有很好的保護？

什么地方需要相互隔開？什么地方可以靠在一起，什么地方不可以？

等等，這些問題是常要問的，要和designer有很好的溝通，了解設(shè)計的思路和想法

這樣才能確保電路生產(chǎn)出來后，能夠正常運行。(當(dāng)前以電路設(shè)計正確性為前提)

match是需要注意的其中之一，為考慮器件的對稱性。

電路中有很多地方需要有很好的對稱性，以下就是常見的一種：



上圖為band-gap電路，器件的對稱性，直接影響對電路的好壞，

這就是了解了電路，才明白對稱的意義是什么。

對于對稱，不僅是在考慮器件之間的對稱性，還好考慮諸如布線的長度，走勢，布局水平還是垂直等等

方方面面都有考慮對稱的必要性。

如圖:


器件a與器件b有兩條線相連，其中一條net01因有其他器件阻礙，所以要繞道，從而增加線的長度。

從圖中，可以看出，net01和net02有很大的區(qū)別，net01走線長，還附帶出線上的寄生電容和寄生電阻等不良

因素，因此信號從net01和從net02上傳輸時，就產(chǎn)生的差異。如果要求信號同時到達，以這種情況看，電路

的功能便有可能不能實現(xiàn)。所以對稱性是方方面面的，隨時都應(yīng)留心。

cmos電路中，單個mos的特性，取決于單個晶體管的寬長比(w/l),比值越大，晶體管的速度就快，反之則慢

在生產(chǎn)過程中，晶片會在某個方向上存在差異性，這便導(dǎo)致了晶體管的差異。

如圖：



a,b兩個晶體管，只是位置有所變化，寬長比均為w/l=2/0.5=4

假設(shè)在垂直方向有差異-0.05(數(shù)據(jù)均為假設(shè)，是為計算方便)

a情況 w=2-->1.95 l=0.5-->0.5 w/l=3.9

b情況 w=2-->2 l=0.5-->0.45 w/l=4.444

a/b=0.8775 于是差異就這樣產(chǎn)生了。

電阻的計算，是1個 square為多少計算，常見的如：poly1電阻1square=8-11歐，nwell電阻1square=1k歐

如果1個square邊長可以選擇5u和10u，對同一個制程，同上有垂直方向的差異，5x5的square error占總面積的

0.05/5=1%,10x10的square error占square面積的0.05/10=0.5%

所以為了避免或減少這些差異，便對版圖的設(shè)計者，提出了挑戰(zhàn)!!

以下，就是一些方法，供大家參考。
一、中心對稱

這是幾種對稱方式，比如mos a 寬長比 w/l=4/0.6 可以畫為2個w/l=2/0.6

mos b 也是如此，然后按上圖排列,就是中心對稱的基本形式。

中心對稱的基本思想，就是將器件平均分割，依中心位置進行排列。

下圖是布線進行對稱的示圖:


盡量發(fā)現(xiàn)類似的布線，并調(diào)整到平衡的位置。

只要細心發(fā)現(xiàn)，就能看出布局的好與壞，這也就是布局的關(guān)鍵所在。

二、組件模塊

這一方法，主要針對于電阻的layout。

對于一組電阻有2k,1k和500，不同的人，就會有不同的畫法，如圖：



之所以會出現(xiàn)上圖這幾種畫法，原因在于所采用的最小組件不同，變化就產(chǎn)生了。

所以關(guān)鍵問題，應(yīng)取決于最小組件的選擇。選定最小組件后，再進行中心對稱，達到合理的布局。

在畫電阻時，我們要考慮到節(jié)點的問題，因為節(jié)點的存在，無疑加大了