spartan-3、spartan-3e、spartan-3a和spartan-3an器件都提供了高性能的數(shù)字時鐘管理器(digital cloak manager，dom)，它是基于xilinx的其他系列器件所采用的數(shù)字延遲鎖相環(huán)(delaylocked loop，dll)模塊。在時鐘的管理與控制方面，dom與dll相比功能更強(qiáng)大，使用更靈活。dcm的功能包括消除時鐘的延時、頻率的合成及時鐘相位的調(diào)整等系統(tǒng)方面的需求。

　　由于dom把高性能的時鐘直接整合到fpga全局時鐘分配網(wǎng)絡(luò)，因此dcm解決了很多常見的時鐘問題。特別是在高頻及高性能的應(yīng)用中，使用dcm可以同時實現(xiàn)以下功能。

　　(1) 無論在fpga內(nèi)部，還是對外圍器件都可以消除時鐘偏移和時鐘分配的延時，從而提高整個系統(tǒng)的性能。

　　(2) 時鐘移相、分頻和倍頻。

　　(3) 時鐘調(diào)整確保50％占空比的時鐘輸出。

　　(4) 單端時鐘轉(zhuǎn)換成標(biāo)準(zhǔn)的差分時鐘輸出。

　　spartan-3器件的dom共由4個功能單元組成，這些單元可以獨(dú)立或關(guān)聯(lián)操作。其中最底層仍采用成熟的dll模塊；其次分別為數(shù)字頻率合成器(digital frequency synthesizer，dfs)、移相器(phase shifter，ps)和狀態(tài)指示器(status logic)，如圖1所示。dom的輸入頻率范圍對不同平臺器件和不同的dll與dfs的組合模式也不一樣，spartan-3為1 m～280 mhz；spartan-3e、spartan3a和spartan3an為200 khz～jjj mhz。

　　圖1 dom模塊結(jié)構(gòu)

　　(1) 數(shù)字延遲鎖相環(huán)(dll)

　　xilinx的fpga器件都采用數(shù)字延遲鎖相環(huán)技術(shù)來消除時鐘相位的偏移、改變時鐘的頻率(倍頻或分頻)及調(diào)整時鐘輸出的相位等，dll主要由可變延遲線、控制邏輯和時鐘分配網(wǎng)絡(luò)構(gòu)成，其原理如圖2所示。

　　圖2 dll模塊原理

　　時鐘分配網(wǎng)絡(luò)提供處理后的時鐘信號(倍頻或分頻及相移等)輸出和時鐘反饋控制信號clkfb，控制邏輯抽樣輸入時鐘和輸出反饋時鐘信號，并根據(jù)比較結(jié)果調(diào)整可變延遲線。通過在輸入時鐘和反饋時鐘之間插入延時，使輸入時鐘和輸出時鐘相位對齊。在輸入時鐘信號上升沿和反饋時鐘信號上升沿對齊(相位一致)后，時鐘延遲鎖相環(huán)將被鎖定，從而達(dá)到控制時鐘相位偏移的目的。

　　dll的輸出信號和輸入信號及控制信號如下。

　　clkin：dll輸入時鐘信號，通常來自于輸入全局緩沖器ibufg或內(nèi)部全局緩沖器bufg。

　　clkfb：dll的時鐘反饋信號，該反饋信號通常由clk0或clk2x輸出，并通過bufg相連或通過芯片外部由ibufg環(huán)回。

　　clk0：dll輸出時鐘信號，與clkin輸入時鐘同相。

　　clk90：dll輸出時鐘信號，與clkin輸入時鐘相位相差90°，在高頻模式?jīng)]有輸出。

　　clk180：dll輸出時鐘信號，與clkin輸入時鐘相位相差180°。

　　clk270：dll輸出時鐘信號，與clkin輸入時鐘相位相差270°，在高頻模式?jīng)]有輸出。

　　clk2x：dll輸出時鐘信號，即clkin輸入時鐘頻率的2倍頻時鐘信號。

　　clkdv：dll輸出時鐘信號，即clkin輸入時鐘的分頻時鐘信號。dll支持的分頻

　　系數(shù)為：1，5、2、2．5、3、3．5、4、4，5、5、5，5、6、6，5、7、7．5、8、9、10、11、12、13、14、15和16。

　　locked：dll狀態(tài)信號，當(dāng)該信號為高電平時，表示dll已鎖定輸入時鐘信號。

　　rst：dll復(fù)位控制信號，控制dll的初始化。不用時可以接地，dll利用器件上電來復(fù)位。

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