在spartan-3器件內部提供了全局時鐘資源，其中包括專用時鐘輸入引腳、緩沖器和布線資源，其時鐘分配樹結構如圖1所示。主要時鐘連接路徑為從專用時鐘輸入引腳的全局時鐘，在驅動全局時鐘緩沖器后經由全局布線資源到達觸發(fā)器或其他時鐘觸發(fā)的單元，dcm介于全局時鐘引腳和全局緩沖器之間便于定制時鐘的充分利用。

　　圖1 spartan-3器件中的時鐘分配樹結構

　　這種時鐘結構貫穿整個fpga具有低容值和低偏移互連特性非常適合走高頻率信號，這些資源保證了dom模塊的時鐘輸出具有最小的傳輸延遲，可提供靈活時鐘分配，并且保證時鐘信號到達各個目標邏輯單元的延時基本相同。

　　在spartan-3器件中，盡管16個全局時鐘信號可以通過時鐘多路復用器分配到4個象限，但每個象限最多只能提供8個全局時鐘網(wǎng)絡，即8個時鐘輸入通道。為了使16個時鐘信號能夠分配到各個象限中，該器件采用了共享時鐘網(wǎng)絡的方式實現(xiàn)，如圖2所示，從而可充分地發(fā)揮器件中時鐘網(wǎng)絡資源的利用率。從圖中大致看出，同一對時鐘網(wǎng)絡(如gclkl0和gclk6)不能同時進入同一象限。

　　圖2 共享時鐘網(wǎng)絡的方式實現(xiàn)

　　spartan-3器件所提供的全局時鐘網(wǎng)絡不僅可以保證全局時鐘信號傳輸?shù)淖钚⊙訒r，還可以實現(xiàn)全局時鐘信號的控制輸出和選擇輸出。通過調用bufg實現(xiàn)分配全局時鐘網(wǎng)絡，調用bufgce實現(xiàn)時鐘信號的控制輸出。而bufgmux通過選擇端的控制，實現(xiàn)有選擇的時鐘輸出。由于器件內部有時鐘的同步機制glitch-free，所以在切換控制時絕不會引入額外的噪聲，如圖3所示。

　　圖3 bufgmux時鐘切換

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