集成電路可靠性設(shè)計(jì)的主要內(nèi)容

發(fā)布時(shí)間:2012/4/21 19:44:21 訪問次數(shù):1736

    集成電路可靠性設(shè)計(jì)的重點(diǎn)CL2263是進(jìn)行芯片的可靠性設(shè)計(jì)。芯片可靠性設(shè)計(jì)的主要內(nèi)容有：
    ①對電路進(jìn)行容差分析和優(yōu)化設(shè)計(jì)，提高芯片溫度特性和一致性，保證新品在使用要求的工作范圍內(nèi)均能可靠地工作。
    ②在電路設(shè)計(jì)和版圖設(shè)計(jì)中進(jìn)行可靠性設(shè)計(jì)，主要包括抗栓鎖設(shè)計(jì)、電流密度余量設(shè)計(jì)、熱阻優(yōu)化設(shè)計(jì)等。
    ③版圖局部、全局金屬密度均勻分析設(shè)計(jì)；天線效應(yīng)分析及解決。
    ④在電路的輸入輸出端設(shè)計(jì)保護(hù)電路，從而提高電路的抗靜電能力。
    ⑤采用先進(jìn)的EDA軟件進(jìn)行靈敏度分析、最快情況分析，保證電路的性能指標(biāo)和加工的成品率。
    ⑥版圖可靠性設(shè)計(jì)是按照設(shè)計(jì)好的版圖結(jié)構(gòu)，由平面轉(zhuǎn)化成全芯片工藝后的三維型，并使用器件模擬軟件，對關(guān)鍵器件進(jìn)行各部位電流密度測試，防止器件滿負(fù)荷工作。同時(shí)保證大電流密度器件的接觸孔的數(shù)量及良好接觸。
    ⑦抗干擾設(shè)計(jì)。CMOS電路的輸入阻抗高，又是電壓驅(qū)動，極易受到干擾，在輸入電路加上拉電阻或下拉電阻是提高抗干擾能力的一種方法，也可采用施密特觸發(fā)器作為輸入電路，這種電路抗低電平噪聲和抗高電平噪聲的能力都很強(qiáng)，適合信號變化較慢的場合。
    ⑧抗電遷移設(shè)計(jì)。為防止電遷移效虛，必須避免因臺階問題引起的電遷移失效，即在有通孔的地方加上擴(kuò)散區(qū)或多晶墊；進(jìn)行電流的計(jì)算和全局的功率分配，最大程度地防止電流密度太大而引起的電遷移，使器件失效。
    ⑨抗栓鎖設(shè)計(jì)。CMOS集成電路的抗栓鎖設(shè)計(jì)是可靠性設(shè)計(jì)的一項(xiàng)重要內(nèi)容。特別對于亞微米和深亞微米集成電路，因?yàn)榫€寬越來越小，N+和P+距離也在減小，橫向和寄生晶體管的放大倍數(shù)增大，使栓鎖可能性增大。為了防止栓鎖效應(yīng)，可以采取使P型襯底充分接地、N型襯底充分接電源，以及用場隔離的方法來提高電路的抗栓鎖能力。對襯底設(shè)置盡量增大接觸孔和阱接觸孔；I/O端口的設(shè)計(jì)使用雙層隔離環(huán)將PAD和內(nèi)部電路之間進(jìn)行隔離；內(nèi)部電路功能塊間用隔離環(huán)隔離等措施。

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相關(guān)IC型號: CL2263; CL220YGCTS

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