小結(jié)
發(fā)布時(shí)間:2012/4/23 19:29:48 訪問次數(shù):433
高性能的電子系統(tǒng)要求VLSI能長期OV5642可靠的工作，使得原來意義上的“IC設(shè)計(jì)”發(fā)展成為“IC性能設(shè)計(jì)”和“IC可靠性設(shè)計(jì)”兩部分。而后一部分顯得越來越重要。IC可靠性設(shè)計(jì)的基礎(chǔ)是可靠性模型的建立和可靠性模擬技術(shù)的研究。IC的可靠性建模與模擬已成為IC設(shè)計(jì)、IC可靠性研究的新課題和重要分支。
在研究開發(fā)集成電路可靠性模擬器方面已做了大量工作，其目的是在適當(dāng)?shù)腃PU時(shí)間內(nèi)模擬集成電路的可靠性，以使“性能設(shè)計(jì)”和“可靠性設(shè)計(jì)”能同步進(jìn)行�？煽啃阅Ｐ捅仨毢唵�，但又必須精確、通用，既能給出電路的主要可靠性弱點(diǎn)，又能在任何時(shí)候都能預(yù)測電路的可靠性。已引入的可靠性模型有熱載流子效應(yīng)、時(shí)間決定的介質(zhì)擊穿、電遷移、雙極晶體管退化等。為了減少模擬時(shí)間，電遷移和二氧化硅擊穿都采用統(tǒng)計(jì)模型。
理想的可靠性模擬系統(tǒng)應(yīng)包括所有的失效機(jī)理，能在大范圍內(nèi)對各種器件和電路，在設(shè)計(jì)階段就預(yù)測出其可靠性，并進(jìn)行設(shè)計(jì)和工藝的優(yōu)化。
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理想的可靠性模擬系統(tǒng)應(yīng)包括所有的失效機(jī)理，能在大范圍內(nèi)對各種器件和電路，在設(shè)計(jì)階段就預(yù)測出其可靠性，并進(jìn)行設(shè)計(jì)和工藝的優(yōu)化。
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理想的可靠性模擬系統(tǒng)應(yīng)包括所有的失效機(jī)理，能在大范圍內(nèi)對各種器件和電路，在設(shè)計(jì)階段就預(yù)測出其可靠性，并進(jìn)行設(shè)計(jì)和工藝的優(yōu)化。
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