當電路中要重復使用相同的功能塊時， XC17S20LVI可采用元件例化語句。主程序調(diào)用子程序模塊時要用到元件例化語句。此語句通常由兩部分組成，一部分是組件定義，相當于主程序調(diào)用子程序模塊；另一部分是組件映像，相當于連接模塊，其語句格式如下：

   COMPONENT組件名稱

   PORT  （組件端口名表）；

   END COMPONENT組件名稱；

   組件標題：組件名稱PORTMAP（[組件端口名]=>連接實體端口名，[組件端口名]=>連接實體端口名）；

   在編寫VHDL語言程序時，要用到的VHDL本身自帶的具有固定含義的詞叫關(guān)鍵詞，而編寫人員為表達如實體名、信號名、結(jié)構(gòu)體名等自己定義的名字稱為標識符。

   VHDL語言編寫注意事項

   ①VHDL語言編程非常靈活，不受現(xiàn)有硬件電路的限制，編程方法多種多樣。

   ②標識符（自己定義的名字，如實體名、信號名等）的第一個字符必須是字母。

   ③標識符不能是中文或非法字母，和關(guān)鏈詞不能一樣，至少要空一格。

   ④標識符的最后一個字符不能是下劃線，且不允許連續(xù)出現(xiàn)兩個下劃線。

   ⑤關(guān)鍵詞本身不能拆分，相鄰的關(guān)鍵詞不能連在一起。

   ⑥英文字母不區(qū)分大小寫，可大小寫混用。

   ⑦有些語句在一行的后面有分號，表示這行表達的含義結(jié)束，如果后面無分號，說明所表達的含義沒結(jié)束。

   ⑧電平用單引號，二進制用雙引號。

   ⑨如果用順序語句，就必須放在進程(PROCESS)語句里討論，討論后要結(jié)束進程。

   ⑩ARCHITECTURE和PROCESS后必須有BEGIN來啟動程序，后面必須要END;要用元件例化語句（即調(diào)用子電路模塊）和SIGNAL定義內(nèi)部信號，并且必須緊跟在AR-CHITECTURE后。

   ⑩編寫時序電路時，要有時鐘語句。在時鐘語句出現(xiàn)之前，實現(xiàn)語句表達的邏輯功能不需要時鐘，在時鐘語句出現(xiàn)之后，則需要時鐘。

   ⑥先討論的后結(jié)束，后討論的先結(jié)束，之間不能交叉。

   ⑩主程序調(diào)用子程序時，應(yīng)先調(diào)用子程序模塊，然后連接。

   ⑩應(yīng)該以實體的名字保存，后綴為．vhd，最好在“C：\maxplusⅡ”路徑下保存，該路徑下如果有與實體名一致的原理圖，則應(yīng)該將實體的名字改掉，用新名字保存。

   ⑩層次化設(shè)計時，各模塊的名字以及底層和頂層酌名字不能一樣。