利用綜合器對VHDL源代碼進行綜合優(yōu)化處理，生成門級描述的網(wǎng)絡(luò)表文件，MAX706RCSA這是將高層次描述轉(zhuǎn)化為硬件電路的關(guān)鍵步驟。

   綜合優(yōu)化是針對ASIC芯片供應(yīng)商的某一產(chǎn)品系列進行的，所以綜合的過程要在相應(yīng)的廠家綜合庫支持下才能完成。綜合后，可利用產(chǎn)生的網(wǎng)絡(luò)表文件進行適配前的時序仿真，仿真過程不涉及具體器件的硬件特性，較為粗略。一般設(shè)計時，這一仿真步驟也可略去。

   利用適配器將綜合后的網(wǎng)絡(luò)表文件針對某一具體的目標(biāo)器件進行邏輯映射操作，包括底層器件配置、邏輯分割、邏輯優(yōu)化和布局布線。適配完成后，產(chǎn)生多項設(shè)計結(jié)果，如適配報告，包括芯片內(nèi)部資源利用情況、設(shè)計的布爾方程描述情況等；適配后的

仿真模型；器件編程文件。根據(jù)適配后的仿真模型，可以進行適配后的時序仿真，因為已經(jīng)得到器件的實際硬件特性（如時延特性），所以仿真結(jié)果能比較精確地預(yù)期未來芯片的實際性能。如果仿真結(jié)果達不到設(shè)計要求，就需要修改VHDL源代碼或選擇不同速度品質(zhì)的器件，直至滿足設(shè)計要求。