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改進措施

發(fā)布時間:2016/6/22 21:14:13 訪問次數(shù):415

   知道了產(chǎn)生軟誤差的物理過程,也就有D1FL/L4了防止的措施。

   (l)提高封裝材料的純度,減少α粒子的來源。

   (2)片表面涂阻擋層,如聚酸胺系列有機高分子化合物,阻止α粒子射到芯片中。

   (3)從器件設(shè)計入手,增加存儲單元單位面積的電荷存儲容量,如采用介電系數(shù)大的材料或溝槽結(jié)構(gòu)電容,增大存儲電容面積。也可在襯底中加隱埋層,提高雜質(zhì)濃度,并使隱埋層雜質(zhì)分布優(yōu)化,使電荷收集效率小而又不致提高結(jié)電容,降低電路性能。

   (4)優(yōu)化電路設(shè)計,從電路設(shè)計入手,采用糾錯碼(EⅡor CoⅡccting Code,ECC)技術(shù)。

   (5)改進時序控制電路。DRAM中采取了復雜的時序控制電路,縮短了位線電壓的浮動時間。

   知道了產(chǎn)生軟誤差的物理過程,也就有D1FL/L4了防止的措施。

   (l)提高封裝材料的純度,減少α粒子的來源。

   (2)片表面涂阻擋層,如聚酸胺系列有機高分子化合物,阻止α粒子射到芯片中。

   (3)從器件設(shè)計入手,增加存儲單元單位面積的電荷存儲容量,如采用介電系數(shù)大的材料或溝槽結(jié)構(gòu)電容,增大存儲電容面積。也可在襯底中加隱埋層,提高雜質(zhì)濃度,并使隱埋層雜質(zhì)分布優(yōu)化,使電荷收集效率小而又不致提高結(jié)電容,降低電路性能。

   (4)優(yōu)化電路設(shè)計,從電路設(shè)計入手,采用糾錯碼(EⅡor CoⅡccting Code,ECC)技術(shù)。

   (5)改進時序控制電路。DRAM中采取了復雜的時序控制電路,縮短了位線電壓的浮動時間。

相關(guān)技術(shù)資料
6-22改進措施
相關(guān)IC型號
D1FL/L4
D1FL
D1FL20
D1FL20U
D1FL40

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