電介質(zhì)在集成電路中主要提供器件、柵極和金屬互連間的絕緣,選擇的材料主要是氧化硅和氮化硅等,沉積方法主要是化學(xué)氣相沉積(CVD)。TAR5SB33隨著技術(shù)節(jié)點(diǎn)的不斷演進(jìn),目前主流產(chǎn)品已經(jīng)進(jìn)人65/45nm的世代,32/28nm產(chǎn)品的技術(shù)也已經(jīng)出現(xiàn),為了應(yīng)對(duì)先進(jìn)制程帶來(lái)的挑戰(zhàn),電介質(zhì)薄膜必須不斷引入新的材料和新的工藝。

   在柵極電介質(zhì)的沉積方面,為了在降低電介質(zhì)EOT(等效氧化物厚度)的同時(shí),解決柵極漏電的問(wèn)題,必須提高材料的乃值。在130/90/65nm乃至45nm的世代,對(duì)傳統(tǒng)熱氧化生成的氧化硅進(jìn)行氮化,生成氮氧化硅是提高乃值的一種有效方法。而且氮氧化硅在提高材料乃值和降低柵極漏電的同時(shí),還可以阻擋來(lái)自多晶硅柵內(nèi)硼對(duì)器件的不利影響,工藝的整合也相對(duì)簡(jiǎn)單。到繡/32nm以后,即使采用氮氧化硅也無(wú)法滿(mǎn)足器件對(duì)漏電的要求,高乃介質(zhì)的引人已經(jīng)成為必然。Intel公司在45nm已經(jīng)采用了高乃的柵極介質(zhì)(主要是氧化鉿基的材料,花值約為25),器件的漏電大幅降低一個(gè)數(shù)量級(jí)。