電介質在集成電路中主要提供器件、柵極和金屬互連間的絕緣,選擇的材料主要是氧化硅和氮化硅等,沉積方法主要是化學氣相沉積(CVD)。TAR5SB33隨著技術節(jié)點的不斷演進,目前主流產品已經進人65/45nm的世代,32/28nm產品的技術也已經出現,為了應對先進制程帶來的挑戰(zhàn),電介質薄膜必須不斷引入新的材料和新的工藝。

   在柵極電介質的沉積方面,為了在降低電介質EOT(等效氧化物厚度)的同時,解決柵極漏電的問題,必須提高材料的乃值。在130/90/65nm乃至45nm的世代,對傳統熱氧化生成的氧化硅進行氮化,生成氮氧化硅是提高乃值的一種有效方法。而且氮氧化硅在提高材料乃值和降低柵極漏電的同時,還可以阻擋來自多晶硅柵內硼對器件的不利影響,工藝的整合也相對簡單。到繡/32nm以后,即使采用氮氧化硅也無法滿足器件對漏電的要求,高乃介質的引人已經成為必然。Intel公司在45nm已經采用了高乃的柵極介質(主要是氧化鉿基的材料,花值約為25),器件的漏電大幅降低一個數量級。