綜合仿真正確后，將電路下載至EDA實(shí)驗(yàn)系統(tǒng)的CPLD/FPGA器件中。在下載前，先指定電路各輸入、輸出端在下載板上的管腳分配；管腳鎖定完畢后，啟動(dòng)Programmer選項(xiàng)，進(jìn)行編程下載。下載結(jié)束后，進(jìn)行實(shí)際操作，檢查是否達(dá)到設(shè)計(jì)要求。

   實(shí)驗(yàn)儀器 RAPC712X

   1．PC機(jī)

   2．EDA軟件開發(fā)系統(tǒng)

   3．EDA實(shí)驗(yàn)開發(fā)系統(tǒng)

  實(shí)驗(yàn)報(bào)告內(nèi)容

   1．畫出頂層電路的原理圖。

   2．對(duì)照原理圖敘述多功能數(shù)字鐘的工作原理。

   3．?dāng)⑹龈鞴δ苣K的工作原理。

   4．給出用HDL語言實(shí)現(xiàn)功能模塊的源程序。

  5．給出各功能模塊電路的仿真結(jié)果。

  6．總結(jié)實(shí)驗(yàn)過程中遇到的問題及解決問題的方法。