MB邏輯電路的制造技術是超大規(guī)模集成電路(VIsI)半導體工業(yè)的基礎。節(jié)將會描述現代CMOS邏輯制造流程,用以制造NMOS和PM(E晶體管。現今,典型的CMOS制造I藝會添加一些額外的流程模塊來實現多器件閾值電壓(V1),例如不同柵氧厚度的IO晶體管、A1020BPL84C高壓晶體管、用于DRAM的電容、用于閃存(Ⅱash memory)的浮柵和用于混合信號應用的電感等。在3.2節(jié),將會簡要地介紹不同的存儲器技術(DRAM、⒏DRAM、FcRAM、PCRAM、RRAM、MRAM)和它們的制造流程。

   制造流程、晶體管性能、成品率和最終電路/產品性能之間有很強的關聯(lián)性,囚此,CMOS和存儲器制造流程的知識不僅對加工工程師和器件工程師十分必要,對電路設計和產品I程師也同樣重要。

   本節(jié)將介紹CMOS超大規(guī)模集成電路制造工藝流程的基礎知識,重點將放在I藝流程的概要和不同I藝步驟對器件及電路性能的影響上。圖3.1顯示了一個典型的現代CMC)S邏輯芯片(以65nm節(jié)點為例)的結構,包括CMOS晶體管和多層互聯(lián)「〗]。典型的襯底是P

型硅或絕緣體上硅(S(Ⅱ),直徑為⒛0mm(8″)或300mm(12″)。局部放大圖顯示出了CM()S晶體管的多晶硅和硅化物柵層疊等細節(jié),由多層銅互連,最上面兩層金屬較厚,通常被用于制造無源器件(電感或電容),頂層的鋁層用于制造封裝用的鍵合焊盤。現代CMOS晶體管的主要特征如圖3.2所示。在90nm cMOs節(jié)點上[2],CMOS晶體

管的特征包括鈷-多晶硅化物或鎳一多晶硅化物多晶柵層疊、氮化硅柵介質、多層(oNO)隔離、淺源/漏(SD)擴展結和鎳硅化物SD深結。內部核心邏輯電路的晶體管典型操作電壓(1~1.3V),其溝道長度更短(50~70nm),柵介質更薄(25~30A),SD擴展結更淺(200~3ooA)。IO電路的晶體管(即是連接芯片外圍電路的接口)的典型操作電壓是1.8V、2,5V或3,3V,相應的其溝道更長(100~⒛0nm),柵介質更厚(40~70A),SD擴展結更深(300~

500A)。核心邏輯電路較小的操作電壓是為了最大限度減小操作功耗。在65mm及45nmCMOS節(jié)點,另一個特點是采用了溝道工程「3J],通過沿晶體管溝道方向施加應力來增強遷移率(例如張應力對NMOS中電子的作用和壓應力對PMC)S中空穴的作用)。未來CMOS在32nm及以下的節(jié)點還會有新的特點,例如新的高乃介質和金屬柵層疊[Ⅱ],SiGe SD(對于PMOS),雙應變底板,非平面溝道(FinFET)等。      ・