BZT52-C5V6ST/RADC0809內(nèi)部結(jié)構(gòu)框圖

圖9.2.10中各引腳作用如下:

fⅣ0~flV7:8路模擬信號輸入端。

D7~DO:8位數(shù)字信號輸出端。

CLOCK;時(shí)鐘信號輸人端。

ADD4、ADDB、ADDC:地址碼輸人端,不同的地址碼選擇不同通道的模擬量輸人。

ALE:地址碼鎖存輸入端,當(dāng)輸入地址碼穩(wěn)定后,ALE的上升沿將地址信號鎖存于地址鎖存器內(nèi).

vrEF(+)、vref(-):分別為參考電壓的正、負(fù)輸入端。一般情況下vrefⅢ(+)接

vcc,vrEF(-)接GND.

smRr:啟動信號輸入端。該信號的上升沿到來時(shí)片內(nèi)寄存器被復(fù)位,在其下降沿開始A/D轉(zhuǎn)換。

EOC:轉(zhuǎn)換結(jié)束信號輸出端。當(dāng)A/D轉(zhuǎn)換結(jié)束時(shí)EaC變?yōu)楦唠娖?并將轉(zhuǎn)換結(jié)果送入三態(tài)輸出緩沖器,EOC可以作為向CPU發(fā)出的中斷請求信號。

0E:輸出允許控制輸入端。當(dāng)0E=1時(shí),三態(tài)輸出緩沖器的數(shù)據(jù)送到數(shù)據(jù)總線。

在使用時(shí)應(yīng)注意以下幾點(diǎn):

轉(zhuǎn)換時(shí)序,電子電路按功能分為模擬電路和數(shù)字電路。根據(jù)電路的結(jié)構(gòu)特點(diǎn)及其對輸人信號響應(yīng)規(guī)則的不同,數(shù)字電路可分為組合邏輯電路和時(shí)序邏輯電路。數(shù)字電路中的電子器件,例如二極管、三極管(BJT、FET)處于開關(guān)狀態(tài),時(shí)而導(dǎo)通,時(shí)而截止,構(gòu)成電子開關(guān)。這些電子開關(guān)是組成邏輯門電路的基本器件。邏輯門電路又是數(shù)字電路的基本單元。如果將這些門電路集成在一片半導(dǎo)體芯片上就構(gòu)成數(shù)字集成電路。

數(shù)字電路主流形式是數(shù)字集成電路。從20世紀(jì)60年代開始,數(shù)字集成器件以雙

極型工藝制成了小規(guī)模邏輯器件,隨后發(fā)展到中規(guī)模;70年代末,微處理器的出現(xiàn),使數(shù)字集成電路的性能發(fā)生了質(zhì)的飛躍;從80年代中期開始,專用集成電路(ASIC①)制作技術(shù)已趨成熟,標(biāo)志著數(shù)字集成電路發(fā)展到了新的階段。ASIC是將一個(gè)復(fù)雜的數(shù)字系統(tǒng)制作在一塊半導(dǎo)體芯片上,構(gòu)成體積小、重量輕、功耗低、速度高、成本低且具有保密性的系統(tǒng)級芯片。ASIC芯片的制作可以采用全定制或半定制的方法。全定制適用于生產(chǎn)批量的成熟產(chǎn)品.

ASIC系A(chǔ)pplication Spccific lntegrated Circuit的縮寫。

PLD系PrOgrammable Logic Device的縮寫。