LVDS中的阻抗必須更加嚴(yán)格控制。在LVDS中，負(fù)載阻抗應(yīng)約為100 Ω，通常通過(guò)LVDS接收器上的并聯(lián)端接電阻實(shí)現(xiàn)。LVDS信號(hào)還應(yīng)采用受控阻抗傳輸線進(jìn)行傳輸。差分阻抗保持在100 Ω時(shí)，所需的單端阻抗為50 Ω。典型LVDS輸出驅(qū)動(dòng)器。

典型LVDS輸出驅(qū)動(dòng)器,LVDS輸出驅(qū)動(dòng)器拓?fù)浣Y(jié)構(gòu)，電路工作時(shí)輸出電源會(huì)產(chǎn)生固定的直流負(fù)載電流。這可以避免輸出邏輯狀態(tài)躍遷時(shí)典型CMOS輸出驅(qū)動(dòng)器中出現(xiàn)的電流尖峰。電路中的標(biāo)稱源電流/吸電流設(shè)為3.5 mA，使得端接電阻100 Ω時(shí)典型輸出電壓擺幅為350 mV。電路的共模電平通常設(shè)為1.2 V，兼容3.3 V、2.5V和1.8 V電源電壓。

有兩種書(shū)面標(biāo)準(zhǔn)可用來(lái)定義LVDS接口。最常用的標(biāo)準(zhǔn)是ANSI/TIA/EIA-644規(guī)格，另一種是IEEE標(biāo)準(zhǔn)1596.3。

CML輸出驅(qū)動(dòng)器用在JESD204接口，這種接口目前用于最新轉(zhuǎn)換器。采用具有JESD204接口的CML驅(qū)動(dòng)器后，轉(zhuǎn)換器輸出端的數(shù)據(jù)速率可達(dá)12 Gbps(當(dāng)前版本JESD204B規(guī)格)。需要的輸出引腳數(shù)也會(huì)大幅減少。時(shí)鐘內(nèi)置于8b/10b編碼數(shù)據(jù)流，因此無(wú)需傳輸獨(dú)立時(shí)鐘信號(hào)。數(shù)據(jù)輸出引腳數(shù)量也得以減少，最少只需兩個(gè)。

轉(zhuǎn)換器的分辨率、速度和通道數(shù)的增加，數(shù)據(jù)輸出引腳數(shù)可能會(huì)相應(yīng)調(diào)整，以滿足所需的更高吞吐量。由于使用CML驅(qū)動(dòng)器采用的接口通常是串行接口，引腳數(shù)的增加與CMOS或LVDS相比要少得多(在CMOS或LVDS中傳輸?shù)臄?shù)據(jù)是并行數(shù)據(jù)，需要的引腳數(shù)多得多)。

LVDS需要特別注意信號(hào)路由的物理布局，但在采樣速率達(dá)到200 MSPS或更高時(shí)可以為轉(zhuǎn)換器提供許多優(yōu)勢(shì)。LVDS的恒定電流使得可以支持許多輸出，無(wú)需CMOS要求的大量電流吸取。LVDS還能以雙倍數(shù)據(jù)速率(DDR)模式工作，其中兩個(gè)數(shù)據(jù)位可以通過(guò)同一個(gè)LVDS輸出驅(qū)動(dòng)器。

與CMOS相比，可以減少一半的引腳數(shù)。還降低了等量數(shù)據(jù)輸出的功耗。對(duì)轉(zhuǎn)換器數(shù)據(jù)輸出而言，LVDS確實(shí)相比CMOS具有諸多優(yōu)勢(shì)，但也和CMOS一樣存在一些限制。隨著轉(zhuǎn)換器分辨率的增加，LVDS接口所需的數(shù)據(jù)輸出量會(huì)變得更難針對(duì)PCB布局進(jìn)行管理。轉(zhuǎn)換器的采樣率最終會(huì)使接口所需的數(shù)據(jù)速率超出LVDS的能力。

CML輸出驅(qū)動(dòng)器轉(zhuǎn)換器數(shù)字輸出接口的最新趨勢(shì)是使用具有電流模式邏輯(CML)輸出驅(qū)動(dòng)器的串行接口。高分辨率(≥14位)、高速(≥200 Msps)和需要小型封裝與低功耗的轉(zhuǎn)換器會(huì)使用這些類型的驅(qū)動(dòng)器。

(素材來(lái)源：21ic.如涉版權(quán)請(qǐng)聯(lián)系刪除。特別感謝）