CML驅(qū)動(dòng)器類似于LVDS驅(qū)動(dòng)器，以恒定電流模式工作。這也使得CML驅(qū)動(dòng)器在功耗方面具備一定優(yōu)勢。在恒定電流模式下工作需要較少的輸出引腳，總功耗會(huì)降低。與LVDS一樣，CML也需要負(fù)載端接、單端阻抗為50 Ω的受控阻抗傳輸線路，以及100 Ω的差分阻抗。

驅(qū)動(dòng)器本身也可能具有的端接，對因高帶寬信號靈敏度引起的信號反射有所幫助。對采用JESD204標(biāo)準(zhǔn)的轉(zhuǎn)換器而言，差分和共模電平均存在不同規(guī)格，具體取決于工作速度。工作速度高達(dá)6.375 Gbps，差分電平標(biāo)稱值為800 mV，共模電平約為1.0 V。在高于6.375 Gbps且低于12.5 Gbps的速度下工作時(shí)，差分電平額定值為400 mV，共模電平仍約為1.0 V。

隨著轉(zhuǎn)換器速度和分辨率增加，CML輸出需要合適類型的驅(qū)動(dòng)器提供必要速度，以滿足各種應(yīng)用中轉(zhuǎn)換器的技術(shù)需求。

數(shù)字時(shí)序每種數(shù)字輸出驅(qū)動(dòng)器都有時(shí)序關(guān)系，需要密切監(jiān)控。由于CMOS和LVDS有多種數(shù)據(jù)輸出，因此必須注意信號的路由路徑，以盡量減小偏斜。如果差別過大，可能就無法在接收器上實(shí)現(xiàn)合適的時(shí)序。時(shí)鐘信號也需要通過路由傳輸，并與數(shù)據(jù)輸出保持一致。時(shí)鐘輸出和數(shù)據(jù)輸出之間的路由路徑也必須格外注意，以確保偏斜不會(huì)太大。

在采用JESD204接口的CML中，還必須注意數(shù)字輸出之間的路由路徑。需要管理的數(shù)據(jù)輸出大大減少，這一任務(wù)比較容易完成，但也不能完全忽略。由于時(shí)鐘內(nèi)置于數(shù)據(jù)中，因此無需擔(dān)心數(shù)據(jù)輸出和時(shí)鐘輸出之間的時(shí)序偏斜。接收器中要有合適的時(shí)鐘和數(shù)據(jù)恢復(fù)(CDR)電路。

偏斜CMOS和LVDS的建立和保持時(shí)間。數(shù)據(jù)輸出必須在時(shí)鐘邊沿躍遷之前的充足時(shí)間內(nèi)驅(qū)動(dòng)到適當(dāng)?shù)倪壿嫚顟B(tài)，并且必須在時(shí)鐘邊沿躍遷之后以這種邏輯狀態(tài)維持充足時(shí)間。

這可能會(huì)受到數(shù)據(jù)輸出和時(shí)鐘輸出之間偏斜的影響，保持良好的時(shí)序關(guān)系非常重要。由于具有較低信號擺幅和差分信號，LVDS相比CMOS具有一定優(yōu)勢。和CMOS驅(qū)動(dòng)器一樣切換邏輯狀態(tài)時(shí)，LVDS輸出驅(qū)動(dòng)器無需將這樣的大信號驅(qū)動(dòng)至各種不同輸出，也不會(huì)從電源吸取大量電流.

它在切換邏輯狀態(tài)時(shí)不太可能會(huì)出現(xiàn)問題。如果有許多CMOS驅(qū)動(dòng)器同時(shí)切換，電源電壓可能會(huì)下降，將正確的邏輯值驅(qū)動(dòng)到接收器時(shí)會(huì)出現(xiàn)問題。LVDS驅(qū)動(dòng)器會(huì)保持在恒定電流水平，這一特別問題就不會(huì)發(fā)生。

由于采用了差分信號，LVDS驅(qū)動(dòng)器本身對共模噪聲的耐受能力也較強(qiáng)。CML驅(qū)動(dòng)器具有和LVDS同樣的優(yōu)勢。這些驅(qū)動(dòng)器也有恒定水平的電流，但和LVDS不同的是，由于數(shù)據(jù)為串行，所需電流值較小。由于也采用了差分信號，CML驅(qū)動(dòng)器同樣對共模噪聲具有良好的耐受能力。

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