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電路板上有高速邏輯電路又有線性模擬電路應(yīng)使它們盡量分開(kāi)

發(fā)布時(shí)間:2023/12/27 19:00:49 訪問(wèn)次數(shù):83




在低頻電路中,信號(hào)的工作頻率小于1MHz,它的布線和組件間的電感影響較小,而接地 電路形成的環(huán)流對(duì)噪聲影響較大,因而應(yīng)采用一點(diǎn)接地。

當(dāng)信號(hào)工作頻率大于10MHz時(shí),地線阻抗變得很大,此時(shí)應(yīng)盡量降低地線阻抗,應(yīng)采用就 近多點(diǎn)接地。當(dāng)工作頻率在1~10MHz時(shí),如果采用一點(diǎn)接地,其地線長(zhǎng)度不應(yīng)超過(guò)波長(zhǎng)的1/20,否則 應(yīng)采用多點(diǎn)接地法。

如果電路板上有高速邏輯電路,又有線性模擬電路,應(yīng)使它們盡量分開(kāi),而兩者的地線不要相混,分別與電源端地線相連。要盡量加大線性電路的接地面積。

若接地線很細(xì),接地電位則隨電流的變化而變化,致使電子設(shè)備的定時(shí)信號(hào)電平不穩(wěn),抗噪聲性能變壞。因此應(yīng)將接地線盡量加粗,使它能通過(guò)三位于印刷電路板的允許電流。如有可能,接地線的寬度應(yīng)大于3mm.


設(shè)計(jì)只由數(shù)字電路組成印刷電路板的地線系統(tǒng)時(shí),將接地線做成死循環(huán)路可以明顯的提高 抗噪聲能力。

印刷電路板上有很多集成電路組件,尤其遇有耗電多的組件時(shí),因受接地線粗細(xì)的限制,會(huì)在地結(jié)上產(chǎn)生較大的電位差,引起抗噪聲能力下降,若將接地結(jié)構(gòu)成環(huán)路,則會(huì)縮小電位差值,提高電子設(shè)備的抗噪聲能力。


高級(jí)工藝非常適用于邏輯密度和性能設(shè)計(jì),因此模擬電路必須遵守設(shè)計(jì)規(guī)則所帶來(lái)的限制。同樣的情況是,這些過(guò)程的建模并沒(méi)有針對(duì)模擬設(shè)計(jì)進(jìn)行優(yōu)化。


小功能尺寸的先進(jìn)工藝節(jié)點(diǎn)設(shè)計(jì)確實(shí)可以滿足大規(guī)模數(shù)字邏輯的需求。低電壓、低功耗和地成為的邏輯晶體管是促進(jìn)摩爾定理繼續(xù)想數(shù)字方向發(fā)展的關(guān)鍵因素。

然而,對(duì)于模擬設(shè)計(jì)團(tuán)隊(duì)來(lái)說(shuō),將其用于越來(lái)越小的特征尺寸的好處并不能轉(zhuǎn)化。雖然在16nm及以下確實(shí)有很多模擬設(shè)計(jì)正在使用finFET和多模式化的工藝節(jié)點(diǎn),但這通常是允許大數(shù)字和模擬(元件)在同一個(gè)芯片(die)上共存。



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在低頻電路中,信號(hào)的工作頻率小于1MHz,它的布線和組件間的電感影響較小,而接地 電路形成的環(huán)流對(duì)噪聲影響較大,因而應(yīng)采用一點(diǎn)接地。

當(dāng)信號(hào)工作頻率大于10MHz時(shí),地線阻抗變得很大,此時(shí)應(yīng)盡量降低地線阻抗,應(yīng)采用就 近多點(diǎn)接地。當(dāng)工作頻率在1~10MHz時(shí),如果采用一點(diǎn)接地,其地線長(zhǎng)度不應(yīng)超過(guò)波長(zhǎng)的1/20,否則 應(yīng)采用多點(diǎn)接地法。

如果電路板上有高速邏輯電路,又有線性模擬電路,應(yīng)使它們盡量分開(kāi),而兩者的地線不要相混,分別與電源端地線相連。要盡量加大線性電路的接地面積。

若接地線很細(xì),接地電位則隨電流的變化而變化,致使電子設(shè)備的定時(shí)信號(hào)電平不穩(wěn),抗噪聲性能變壞。因此應(yīng)將接地線盡量加粗,使它能通過(guò)三位于印刷電路板的允許電流。如有可能,接地線的寬度應(yīng)大于3mm.


設(shè)計(jì)只由數(shù)字電路組成印刷電路板的地線系統(tǒng)時(shí),將接地線做成死循環(huán)路可以明顯的提高 抗噪聲能力。

印刷電路板上有很多集成電路組件,尤其遇有耗電多的組件時(shí),因受接地線粗細(xì)的限制,會(huì)在地結(jié)上產(chǎn)生較大的電位差,引起抗噪聲能力下降,若將接地結(jié)構(gòu)成環(huán)路,則會(huì)縮小電位差值,提高電子設(shè)備的抗噪聲能力。


高級(jí)工藝非常適用于邏輯密度和性能設(shè)計(jì),因此模擬電路必須遵守設(shè)計(jì)規(guī)則所帶來(lái)的限制。同樣的情況是,這些過(guò)程的建模并沒(méi)有針對(duì)模擬設(shè)計(jì)進(jìn)行優(yōu)化。


小功能尺寸的先進(jìn)工藝節(jié)點(diǎn)設(shè)計(jì)確實(shí)可以滿足大規(guī)模數(shù)字邏輯的需求。低電壓、低功耗和地成為的邏輯晶體管是促進(jìn)摩爾定理繼續(xù)想數(shù)字方向發(fā)展的關(guān)鍵因素。

然而,對(duì)于模擬設(shè)計(jì)團(tuán)隊(duì)來(lái)說(shuō),將其用于越來(lái)越小的特征尺寸的好處并不能轉(zhuǎn)化。雖然在16nm及以下確實(shí)有很多模擬設(shè)計(jì)正在使用finFET和多模式化的工藝節(jié)點(diǎn),但這通常是允許大數(shù)字和模擬(元件)在同一個(gè)芯片(die)上共存。



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