ic設(shè)計中復(fù)雜度的增加、尺寸的減小以及開發(fā)時間的壓力意味著每個設(shè)計的回旋余地變的越來越小。面對這些挑戰(zhàn)，virage logic在它的silicon aware ip模塊中整合了多種資源， 來減少設(shè)計規(guī)模。virage在它的star存儲系統(tǒng)中使用這項技術(shù)，該技術(shù)提供了自我測試和修復(fù)功能。這個新的模塊整合了包含存儲器、組合邏輯、i/o的物理ip，通過嵌入底層ip來在130nm及以下的工藝中提供測試、診斷、修復(fù)和提高成品率。virage的ceo兼董事長adam kablanian說：“當芯片變的更復(fù)雜、密度更大的時候，成品率可能降低10％以下，但是通過使用這種技術(shù)，設(shè)計者就可以實現(xiàn)更先進的加工工藝和設(shè)計，進而實現(xiàn)高成品率的目標�！�

    該公司已經(jīng)同意通過領(lǐng)先的代工廠和odm來實現(xiàn)該系統(tǒng)。例如，virage通過pdf solutions公司在工藝的擴展中加入了它的ip，以便于設(shè)計者能及時解決在加工和制造silicon aware ip中遇到的那些不可避免的問題。它能權(quán)衡造成產(chǎn)品成品率降低的各種因素，例如多重接觸、多晶硅在關(guān)鍵區(qū)域的斷開和短接、金屬layer 1在關(guān)鍵區(qū)域的短接，根據(jù)這些因素區(qū)分優(yōu)先次序以達到目標。kablamian說：“用這種方法，設(shè)計者可以在不成熟的加工技術(shù)下做高級設(shè)計，達到可接受的成品率”。

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