作者：解放軍理工大學(xué)衛(wèi)星重點(diǎn)實(shí)驗(yàn)室 黃 爭(zhēng)

    摘 要： 本文利用fpga完成了8路同步話(huà)音及16路異步數(shù)據(jù)的復(fù)接與分接過(guò)程，并且實(shí)現(xiàn)了復(fù)接前的幀同步捕獲和利用dds對(duì)時(shí)鐘源進(jìn)行分頻得到所需時(shí)鐘的過(guò)程。該設(shè)計(jì)的控制模塊由vhdl語(yǔ)言完成，最后利用xilinx公司的ise工具和modelsim工具完成了該設(shè)計(jì)的行為仿真、布局布線(xiàn)仿真及時(shí)序仿真。仿真結(jié)果驗(yàn)證了輸入輸出的邏輯關(guān)系。

    關(guān)鍵詞： 數(shù)據(jù)復(fù)接；dds；數(shù)據(jù)分接；m序列；fpga

    1．引言

    隨著現(xiàn)代通信向著多業(yè)務(wù)方向發(fā)展，為了節(jié)省信道資源、降低調(diào)制解調(diào)設(shè)備的復(fù)雜度，數(shù)據(jù)復(fù)接設(shè)備得到了更充分的利用。它能將多路不同類(lèi)型的數(shù)據(jù)流復(fù)接成一路高速數(shù)據(jù)流，通過(guò)信道傳輸，在收端分接出發(fā)端對(duì)應(yīng)的數(shù)據(jù)流，以實(shí)現(xiàn)多業(yè)務(wù)雙向通信。

    這里利用了xilinx-p.htm" target="_blank" title="xilinx貨源和pdf資料">xilinx公司的virtex－ⅱpro系列fpga實(shí)現(xiàn)了數(shù)據(jù)復(fù)接、數(shù)據(jù)分接及幀同步過(guò)程。之所以選用fpga完成設(shè)計(jì)功能，是由于數(shù)據(jù)復(fù)接、分接涉及大量的時(shí)序過(guò)程，fpga綜合工具應(yīng)用了廣泛的時(shí)序調(diào)整與流水處理技術(shù)以改善時(shí)序電路性能。巧妙地應(yīng)用流水處理技術(shù)，可以實(shí)現(xiàn)輸入輸出端口之間寄存器的移動(dòng)和均衡實(shí)現(xiàn)邏輯的分隔，并且不會(huì)對(duì)原有設(shè)計(jì)引入額外的處理等待延遲，可以實(shí)現(xiàn)高性能設(shè)計(jì)的高效率綜合，確保最優(yōu)的時(shí)序性能。該設(shè)備輸入端是8路話(huà)音，16路數(shù)據(jù)，其中8路并行輸入的話(huà)音均分為v1、v2，16路并行輸入的異步數(shù)據(jù)均分為d1、d2，設(shè)備完成將并行輸入復(fù)接為一路高速數(shù)據(jù)流（復(fù)接后的幀格式見(jiàn)圖3）經(jīng)過(guò)信道傳送后再由分接模塊分解出各個(gè)支路。設(shè)計(jì)流程圖見(jiàn)圖1所示。

    本文結(jié)構(gòu)安排如下：首先，介紹引言部分；其次，對(duì)數(shù)據(jù)復(fù)接分接、幀頭同步捕獲以及由dds進(jìn)行時(shí)鐘分頻做了詳細(xì)的設(shè)計(jì)分析，并給出了相應(yīng)的設(shè)計(jì)流程圖和原理圖；再次，分析仿真結(jié)果，從結(jié)論對(duì)設(shè)計(jì)過(guò)程進(jìn)行驗(yàn)證；最后，總結(jié)全文。

    2．?dāng)?shù)據(jù)復(fù)接方法與實(shí)現(xiàn)

    數(shù)字復(fù)接的方法主要有按位復(fù)接、按字復(fù)接和按幀復(fù)接三種。按位復(fù)接又叫比特復(fù)接，即復(fù)接時(shí)每支路依次復(fù)接一個(gè)比特。按位復(fù)接方法簡(jiǎn)單易行，設(shè)備也簡(jiǎn)單，存儲(chǔ)器容量小，目前被廣泛采用，其缺點(diǎn)是對(duì)信號(hào)交換不利。按字復(fù)接，一個(gè)碼字有8位碼，它是將8位碼先儲(chǔ)存起來(lái)，在規(guī)定時(shí)間對(duì)各個(gè)支路輪流復(fù)接，這種方法比較復(fù)雜，具體原因后續(xù)分析。還有一種是按幀復(fù)接，這種方法的存儲(chǔ)容量要求太大，而且不適用于同步與異步復(fù)接情況。這里選用按字復(fù)接，原因是經(jīng)過(guò)adpcm編碼后進(jìn)入的話(huà)音數(shù)據(jù)為4bit并入（共2路），這里將一組v1,v2看為8bit（1個(gè)字），數(shù)據(jù)異步接收后出來(lái)的數(shù)據(jù)，每組也為8bit。

    在設(shè)計(jì)數(shù)據(jù)復(fù)接與分接設(shè)備過(guò)程中，主要有用dds生成所需時(shí)鐘、幀結(jié)構(gòu)定義、碼速調(diào)整、控制模塊設(shè)計(jì)、幀同步頭捕獲設(shè)計(jì)幾大難點(diǎn)，現(xiàn)分別做一說(shuō)明：

    1) dds生成時(shí)鐘：本設(shè)計(jì)的晶振為30mhz，由總體考慮所需的話(huà)音時(shí)鐘為8khz，異步數(shù)據(jù)為117khz。所以可以先由30mhz時(shí)鐘源由dds得到4.096mhz的時(shí)鐘，再由4.096mhz這個(gè)時(shí)鐘進(jìn)行512分頻得到8khz時(shí)鐘，由4.096mhz時(shí)鐘進(jìn)行35分頻得到117khz時(shí)鐘，具體原理圖見(jiàn)圖2。對(duì)于dds控制字的求解針對(duì)此設(shè)計(jì)可由以下公式得到32位碼字：(見(jiàn)書(shū)p50）

    其中g(shù)en_constant為生成控制字的模塊，clk_512和clk_35為分頻模塊。

    2) 幀結(jié)構(gòu)定義：對(duì)于輸入話(huà)音v1和v2其寫(xiě)入時(shí)鐘為8khz的同步時(shí)鐘，數(shù)據(jù)d1和d2其寫(xiě)入時(shí)鐘為117khz的異步時(shí)鐘。幀同步頭選用2個(gè)255bit的m序列后補(bǔ)一個(gè)0作為256bit同步頭，并存放在rom中。他們經(jīng)過(guò)復(fù)接后得到117khz的高速數(shù)據(jù)流，送入信道，接收端通過(guò)同步頭捕獲模塊進(jìn)行幀同步，捕獲后由數(shù)據(jù)分接模塊進(jìn)行分路，得到發(fā)端對(duì)應(yīng)的8路話(huà)音，16路數(shù)據(jù)。由于本設(shè)計(jì)輸入端還需要插入數(shù)據(jù)指示、話(huà)音信令等