實(shí)時(shí)自動(dòng)測試模式生成工具在SoC設(shè)計(jì)中的應(yīng)用

發(fā)布時(shí)間:2008/5/28 0:00:00 訪問次數(shù):466

soc(系統(tǒng)級(jí)芯片)已成為超大規(guī)模集成電路設(shè)計(jì)的主流方法。它由于設(shè)計(jì)周期短，設(shè)計(jì)可重用性好，可靠性高等優(yōu)點(diǎn)而被廣泛應(yīng)用。隨著工藝和系統(tǒng)性能的不斷提高, 對(duì)更復(fù)雜、更高速soc的可測性設(shè)計(jì)提出了更高的要求，本文將討論為什么要實(shí)時(shí)(at-speed)的測試, 它對(duì)設(shè)計(jì)的要求、實(shí)現(xiàn)方式如何？本文結(jié)合一個(gè)soc 設(shè)計(jì)的實(shí)例進(jìn)行討論。

今天的soc 設(shè)計(jì)運(yùn)行頻率不斷提高, 設(shè)計(jì)的時(shí)序收斂則依賴于eda工具, 而eda工具在優(yōu)

化時(shí)序時(shí), 一旦設(shè)計(jì)中的關(guān)鍵路徑滿足了約束, 就停止繼續(xù)優(yōu)化。這意味著設(shè)計(jì)的余量很小。當(dāng)設(shè)計(jì)余量如此之小時(shí), 現(xiàn)代工藝的小尺寸影響將使多種因素可能導(dǎo)致生產(chǎn)出來的芯片達(dá)不到設(shè)計(jì)的性能要求，這些因素包括:

工藝庫參數(shù)的誤差；
時(shí)序計(jì)算的誤差；
參數(shù)提取的誤差；
制造缺陷導(dǎo)致阻容值與工藝標(biāo)準(zhǔn)的誤差，互連線的延時(shí)超過門延時(shí)起主導(dǎo)作用；
串?dāng)_；

所有這些對(duì)測試提出了更高的要求，必須保證芯片達(dá)到設(shè)計(jì)性能要求，因此測試必須覆蓋與速度相關(guān)的缺陷，而這同時(shí)面對(duì)芯片不斷提高的性能, 往往需要更高測試頻率的測試設(shè)備,測試成本的增加對(duì)芯片制造成本的控制的壓力也越來越大，為此必須對(duì)過去的測試策略進(jìn)行檢討以適應(yīng)現(xiàn)代soc 設(shè)計(jì)的挑戰(zhàn)。

本文將結(jié)合一個(gè)soc設(shè)計(jì)實(shí)例來討論實(shí)時(shí)測試的策略和方法。該設(shè)計(jì)是飛思卡爾半導(dǎo)體公司(freescale--原摩托羅拉sps部門) dragonball 系列應(yīng)用處理器mx21，該芯片以arm926ej-s為核,外加多媒體視頻處理、lcd控制器、ustotg、cmos影像傳感器接口等大量豐富的外設(shè)和接口。

掃描測試

掃描測試是進(jìn)行生產(chǎn)測試的一種結(jié)構(gòu)化測試方法, 它通過atpg產(chǎn)生測試向量。現(xiàn)在的atpg工具可以檢測不同類型的生產(chǎn)故障，圖1給出了這幾類故障的示意圖，在現(xiàn)在的工藝中, 與實(shí)時(shí)相關(guān)的故障的比率不斷上升。

“stack-at” 模型：最常見的一類故障模型，它分為”stuck-at 1” 和”stack-at 0”, 用來模擬器件間互連的短路和斷路的故障。

“iddq” 模型：通過對(duì)靜態(tài)電流的測量來發(fā)現(xiàn)電路故障, 可以覆蓋cmos晶體管的”stack-on”和相鄰”bridging”的制造缺陷，但隨著小尺寸工藝中漏電流較高的問題, 使得”iddq”的測試效果下降。

“transition delay”模型：“transition delay” 模型是在“stack-at”模型的基礎(chǔ)上, 引入了對(duì)時(shí)間延遲的要求，可分為“slow-to-rise transition”和“slow-to-fall transition”兩類, 用來檢測某一節(jié)點(diǎn)從“1”到“0”和從“0”到“1”的轉(zhuǎn)換是否過慢，其測試的時(shí)序波形見圖2。

“path delay”模型：“path delay”模型測試的是某一路徑的ac性能，通常用來對(duì)器件成品進(jìn)行運(yùn)行速度的選擇。該類型測試通過觸發(fā)一個(gè)狀態(tài)變化, 然后在路徑的后端進(jìn)行捕獲以驗(yàn)證時(shí)序。

“at-speed” 測試：與芯片運(yùn)行于工作頻率相對(duì)應(yīng), 在“at-speed”測試中, 觸發(fā)(launch event 圖3)到捕獲(capture event圖2)的時(shí)間間隙等于工作頻率的周期，而“shift”的測試時(shí)鐘周期則不必相同。

測試頻率與工作頻率有所不同, 或者說低于工作頻率, 使得應(yīng)用低端測試設(shè)備成為可能，這將大大降低測試成本。本文將介紹一種利用片上pll生成高速測試時(shí)鐘的方法, 而不必使用更高速度的測試設(shè)備。

設(shè)計(jì)策略和方法

dft越來越成為soc 設(shè)計(jì)中重要的組成部分, 必須在soc 設(shè)計(jì)的初始階段從芯片級(jí)對(duì)測試

進(jìn)行規(guī)劃, 確定測試策略和設(shè)計(jì)方法。dft的策略和方法反過來對(duì)芯片設(shè)計(jì)的過程也有著很

大的影響。

實(shí)時(shí)掃描測試的一般設(shè)計(jì)要求

soc設(shè)計(jì)中實(shí)現(xiàn)實(shí)時(shí)的掃描測試所要面臨的問題可分為兩個(gè)層次: 一方面, 設(shè)計(jì)要滿足通常掃描測試的要求；另一方面, 針對(duì)實(shí)時(shí)要在測