verilog hdl有下列四種基本的值：
　　1) 0：邏輯0或“假”
　　2) 1：邏輯1或“真”
　　3) x：未知
　　4) z：高阻
　　注意這四種值的解釋都內(nèi)置于語言中。如一個為z的值總是意味著高阻抗，一個為0的值通常是指邏輯0。
在門的輸入或一個表達式中的為“z”的值通常解釋成“x”。此外，x值和z值都是不分大小寫的，也就是說，值0x1z與值0x1z相同。verilog hdl中的常量是由以上這四類基本值組成的。
　　verilog hdl中有三類常量：
　　1) 整型
　　2) 實數(shù)型
　　3) 字符串型
下劃線符號（_）可以隨意用在整數(shù)或?qū)崝?shù)中，它們就數(shù)量本身沒有意義。它們能用來提高易讀性；唯一的限制是下劃線符號不能用作為首字符。