90nm及未來(lái)技術(shù)節(jié)點(diǎn)的器件開發(fā)具有兩個(gè)十分顯著的技術(shù)設(shè)計(jì)特點(diǎn)。一個(gè)是注重高性能器件，另一個(gè)是靠系統(tǒng)芯片（soc），包括低功率、移動(dòng)射頻等應(yīng)用的推動(dòng)。

　　高性能路線推動(dòng)了最先進(jìn)的襯底與材料的技術(shù)創(chuàng)新，包括絕緣體上硅（soi）襯底等。必須采用混合取向或應(yīng)變硅的遷移率增強(qiáng)方法可以與soi相結(jié)合以期達(dá)到提高定制復(fù)合襯底電子與空穴遷移率的目的�？捎糜谔岣咝阅艿钠渌椒ㄟ�包括超薄soi、局部應(yīng)變技術(shù)、以及為了降低熱點(diǎn)對(duì)mosfet性能造成的影響而使用的改善散熱能力的方法等。

　　近期內(nèi)，器件結(jié)構(gòu)可能仍為平面，但那些勇于創(chuàng)新的集成電路制造商將會(huì)嘗試三維結(jié)構(gòu)，如finfet等，他們將放眼于32nm節(jié)點(diǎn)的器件結(jié)構(gòu)。盡管部分耗盡（pd）soi技術(shù)當(dāng)前還在與遷移率增強(qiáng)方法一起使用，但估計(jì)一些公司將轉(zhuǎn)向超薄、全耗盡（fd）soi以期改善靜電器件特性。每一種方法都有各自的技術(shù)優(yōu)勢(shì)，同時(shí)又都面臨著各自的技術(shù)挑戰(zhàn)。

　　雖然最新版本的國(guó)際半導(dǎo)體技術(shù)藍(lán)圖（itrs）預(yù)測(cè)的技術(shù)代為三年一個(gè)周期，但那些最具創(chuàng)新精神的集成器件制造商（idm）可能會(huì)將這一周期縮短至二年。襯底行業(yè)必須提前做出最終的選擇，并在投入生產(chǎn)之前準(zhǔn)備大量的備選方案（圖1）。

　　高阻抗soi

　　那些致力于先進(jìn)射頻soc研究的器件制造商可以利用高阻抗絕緣體上硅襯底和高電阻率加工晶圓。具有超薄隱埋氧化物(<50 nm)的soi將有助于實(shí)現(xiàn)ic結(jié)構(gòu)，在這些ic結(jié)構(gòu)中，n區(qū)和p區(qū)都確定在加工襯底中，通過(guò)隱埋的氧化物即可產(chǎn)生反向偏置。就這些soi cmos解決方案而言，最重要的考慮是它能否實(shí)現(xiàn)最低的功耗和最長(zhǎng)的電池壽命。充分利用介質(zhì)隔離的作用即可開發(fā)出低備用和低工作功率的器件，而高電阻率（hr）襯底將極大地改善無(wú)源元件的性能，這些無(wú)源元件包括直接安放在硅芯片上的電感等。

　　與傳統(tǒng)的雙極方法相比，soi可極大地降低射頻模擬與數(shù)字邏輯元件之間的串?dāng)_，可以輕易地實(shí)現(xiàn)與無(wú)源元件的集成。高阻抗soi襯底在與射頻電路、壓控振蕩器（vco）和低噪聲放大器（lna）等合成時(shí)還可進(jìn)一步突出模擬/數(shù)字混合電路的這些優(yōu)勢(shì)，使它們?cè)诠ぷ髌陂g具有更高、更穩(wěn)的性能以適應(yīng)各種工藝的變化和擾動(dòng)效應(yīng)。

　　高阻抗絕緣體上硅標(biāo)志著加工或基準(zhǔn)晶圓成為一種高電阻率（hr）襯底(>1 kω-cm)的發(fā)展結(jié)果。soi技術(shù)可提供完全的氧化物隔離，切斷襯底注入噪聲的直接通道。高電阻率襯底可降低電容耦合，進(jìn)一步減小與襯底相關(guān)的各種射頻損耗。與本體硅晶圓相比，閉鎖效應(yīng)就不再成為問(wèn)題。

　　即使在較高頻率下soi也能獲得很高的q因子電感，因而就可省去本體晶圓制造中所用的圖形接地屏蔽（pgs）。采用高電阻率 soi獲得的無(wú)源集成元件可以與在磷化銦(inp)襯底上獲得的效果相媲美。

　　cmos soi已成為一種替代gaas 和 bicmos技術(shù)的高性價(jià)比方案。此外，只有層轉(zhuǎn)移技術(shù)才具備設(shè)計(jì)加工高電阻率 soi- 高阻抗襯底的能力-它可以在不對(duì)ic制造工藝做重大改變的條件下降低噪聲，從而使射頻增益得到優(yōu)化。

　　嵌入式存儲(chǔ)器

　　如果控制得好，浮體效應(yīng)即可用于存儲(chǔ)體數(shù)據(jù)（浮體效應(yīng)是由soi體內(nèi)產(chǎn)生的過(guò)量電荷引起的，它會(huì)改變溝道的電位）。

　　無(wú)電容單個(gè)晶體管dram單元就是利用soi mosfet中的浮體效應(yīng)開發(fā)而成的一個(gè)新實(shí)例。soi mosfet體內(nèi)產(chǎn)生的過(guò)量正負(fù)電荷可用于存儲(chǔ)數(shù)據(jù)態(tài)。在n溝器件中，如果正電荷過(guò)多就會(huì)引起電流驅(qū)動(dòng)提高，定義為“1”態(tài)。若將體內(nèi)的正電荷消除就會(huì)降低溝道電流，定義為“0”態(tài)。浮體單元（fbc）極具工業(yè)應(yīng)用潛力，如圖2所示。采用引腳小至4 f²（其中的f為最小的特征尺寸）的標(biāo)準(zhǔn)soi工藝可以實(shí)現(xiàn)十分密集的嵌入式存儲(chǔ)區(qū)。

　　因?yàn)樵谀壳暗奈⑻幚砥髦�，嵌入式存�?chǔ)器所占的比例超過(guò)70％，因此浮體單元嵌入式存儲(chǔ)器可大幅度減小總的芯片面積－大幅度地降低芯片的制造成本－或者可以說(shuō)在芯片面積保持不變的情況下它能顯著增加存儲(chǔ)器的數(shù)量。

　　混合取向soi

　　眾所周知，(110)襯底上的空穴遷移率大約是(100)襯底上的兩倍。在混合取向的復(fù)合型soi中，制造復(fù)合襯底時(shí)分別將(110)和(100)晶體取向區(qū)作為p溝和n溝。襯底制作采用了將(110)硅層轉(zhuǎn)移到（100）加工晶圓上的方法（圖3）。在（110）上生長(zhǎng)（100）膜是混合襯底的另一個(gè)