版圖繪制要根據(jù)一定的設(shè)計(jì)規(guī)則來進(jìn)行，也就是說一定要通過drc（design rulechecker）檢查。編輯好的版圖通過了設(shè)計(jì)規(guī)則的檢查后，有可能還有錯(cuò)誤，這些錯(cuò)誤不是由于違反了設(shè)計(jì)規(guī)則，而是可能與實(shí)際線路圖不一致造成。版圖中少連了一根鋁線這樣的小毛病對整個(gè)芯片來說都是致命的，所以編輯好的版圖還要通過lvs（layout versusschematic）驗(yàn)證。同時(shí)，編輯好的版圖通過寄生參數(shù)提取程序來提取出電路的寄生參數(shù)，電路仿真程序可以調(diào)用這個(gè)數(shù)據(jù)來進(jìn)行后模擬。下面的框圖可以更好的理解這個(gè)流程。

驗(yàn)證工具有很多，我們采用的是cadence 環(huán)境下集成的驗(yàn)證工具集diva。下面先對diva 作一個(gè)簡單介紹。
diva 是cadence 軟件中的驗(yàn)證工具集，用它可以找出并糾正設(shè)計(jì)中的錯(cuò)誤：它除了可以處理物理版圖和準(zhǔn)備好的電氣數(shù)據(jù)，從而進(jìn)行版圖和線路圖的對查（lvs）外。還可以在設(shè)計(jì)的初期就進(jìn)行版圖檢查，盡早發(fā)現(xiàn)錯(cuò)誤并互動(dòng)地把錯(cuò)誤顯示出來，有利于及時(shí)發(fā)現(xiàn)錯(cuò)誤
所在，易于糾正。
diva 工具集包括以下部分：
1． 設(shè)計(jì)規(guī)則檢查（idrc）
2． 版圖寄生參數(shù)提�。╥lpe）
3． 寄生電阻提取（ipre）
圖 3-0-1 ic 后端工作流程4． 電氣規(guī)則檢查（ierc）
5． 版圖與線路圖比較程序（ilvs）
需要提到的是：diva 中各個(gè)組件之間是互相聯(lián)系的，有時(shí)候一個(gè)組件的執(zhí)行要依賴另一個(gè)組件先執(zhí)行。例如：要執(zhí)行l(wèi)vs 就先要執(zhí)行drc。在cadence 系統(tǒng)中，diva 集成在版圖編輯程序virtuoso 和線路圖編輯程序composer 中，在這兩各環(huán)境中都可以激活diva。要
運(yùn)行diva 前，還要準(zhǔn)備好規(guī)則驗(yàn)證的文件。可以把這個(gè)文件放在任何目錄下，這些規(guī)則文件的寫法下面專門會(huì)進(jìn)行說明，也會(huì)給出例子。這些文件有各自的默認(rèn)名稱，如：做drc時(shí)的文件應(yīng)以divadrc.rul 命名，版圖提取文件以divaext.rul 命名。做lvs 時(shí)規(guī)則文件應(yīng)
以divalvs.rul 命名。