用于模擬PAD管腳的ESD保護UC3843電路如圖2.37所示，采用0.35 ptm硅化物CMOS單元庫的實際版圖結(jié)構(gòu)。器件漏區(qū)的寄生結(jié)電容。為了減少模擬管腳的輸入電容，都設(shè)計得非常小，其寬長比僅為5010.5（肛m／_um）。在該0.35/um硅化物CMOS工藝中，寬長比為50/0.5(ym/“m)的櫟準NMOS管，在PS-模式的ESD的應(yīng)力下（NMOS管在漏擊穿條件下），HBM ESD電平低于500V。但是這樣一個小的NMOS管，在同樣的0.35Um硅化物CMOS工藝中，能夠承8000V的ESD電平，而NMOS管在NS-模式的ESD的應(yīng)力下（NMOS管在漏二極管正向的條件下）。所以一個NMOS在PS模式和NS模式下，ESD電平相差很大。類似地，一個小尺寸的PMOS管在PD模式的應(yīng)力下，具有較高的ESD能力，而在ND模式的ESD下，具有較低的ESD能力。
    為了避免小尺寸Mn1和Mp1進入在PS模式和ND模式ESD應(yīng)力下的漏擊穿條件，從而導(dǎo)致非常低的ESD電平，在電源與地之間的有效的ESD鉗位電路被加到模擬ESD保護電路中，以增加總的ESD電平。在圖2.37中，當管腳受到PS模式或ND模式的ESD應(yīng)力沖擊時，基于RC的ESD檢測電路被用來觸發(fā)M。。器件。由于Mp1處于PS模式（Mn1處于ND模式）的ESD應(yīng)力，在漏擊穿條件下不工作，ESD電流通過Mpl中正向偏置的漏二極管Dpl（通過Mnl中正向偏置的漏二極管Dn，），從而特別設(shè)計成一個大尺寸器件( W/L - 1800/0. 51u_ml)u_m)，以承受較高的ESD電平。盡管大尺寸的結(jié)電容較大，該電容對模擬端口并沒有多大的貢獻。所以，模擬端口能夠承受一個比較大的ESD電平，但輸入電容很小。

             
    當輸入管腳處于模擬管腳一管腳的應(yīng)力下(如圖2. 38)，ESD泄漏沿著如圖2.39所示的模擬ESD保櫨電路。在管腳一管腳ESD應(yīng)力下，電路中VDDA和SSA電源線都是懸浮的。ESD電流首先從受沖擊的管腳誘發(fā)，然后通過輸入ESD保護電路中M。，的結(jié)二極管Dpl到達VDDA電源線。所以，VDDA線被ESD能量充電。由于VDDA通過另一個輸入ESD保護電路中M。。中的二極管Dn4連到地線，VDDA線的起始電平接近OV，所以通過這兩個差分輸入級管腳的管腳一管腳ESD應(yīng)力電壓成為通過VDDA和VSSA的電源線。連接到M。。VDDA和VSSA的電源線被基于RC的ESD檢測電路打開，以旁路從V DDA到SSA的ESD電流。最后，從VSSA電源線流到地PAD的ESD電流，通過正向偏置的M。。中二極管Dn4流出芯片。通過對ESD檢測電路的，適當?shù)脑O(shè)計，可以快速打開Mn3，管腳一管腳ESD應(yīng)力能夠快速泄漏，離開差分輸入級的柵氧。圖2. 39中管腳一管腳ESD電流泄漏通道與圖2.17所示的泄漏通道是不同的。利用該設(shè)計，在輸入管腳和模擬輸入電路之間沒有任何串聯(lián)電阻的情況下，模擬差分輸入級的柵氧能夠被能夠被模擬ESD保護電路全面地保護。
    用單二極管作為輸入ESD鉗位器件，它們還能夠起如同圖2.38中的作用。但是，在實際的ESD沖力事件中，導(dǎo)通態(tài)的ESD鉗位器件有一個導(dǎo)通電阻。當更高的ESD電壓加到管腳上時，在管腳上的鉗位電壓可能有一個由通過導(dǎo)通電阻的ESD電流引起的過沖電壓。所以，在管腳中的鉗位電壓能夠輕微地高于輸入級的柵氧擊穿電壓。為了進一步保護模擬輸入級的薄柵氧化層，來限制這一過沖電壓到它的觸發(fā)電壓( snapback  voltage)。在0.35 rumCMOS工藝中，短溝道的觸發(fā)電壓較低（約6.5V），高于漏擊穿電壓約8. 5V)。單二極管在它的擊穿區(qū)域沒有如同NMOS那樣的觸發(fā)行為，所以，與單二極管相比，有一個安全區(qū)域去保護模擬輸入級的薄柵氧化層。