這里介紹雙層多晶硅FLOTOX EEPROM的單元NC7SZ32P5X可靠性設計問題。要使EE-PROM代表“1”和“O”狀態(tài)，其擦除閾值電壓和寫入閾值電壓之差必頦大于一定值。單元設計的目標是增大VTe、減少VTw。
    要得到良好的EEPROM擦寫特性，設計時采用的方法有：
    ①提高擦除耦合系數(shù)。
    ②減少隧道氧化層的厚度。
    ③增加擦除／寫入時間。
    ④提高擦除／寫入電壓。
    ⑤減少隧道氧化層的面積。
    增大兩層多晶硅之間氧化層的面積Spp，減少其厚度Xpp就可以增大兩層多晶硅之間的電容Cpp，從而提高了擦除耦合系數(shù)，但Spp增大，單元面積隨之增大，使集成密度降低。減少兩層多晶硅之間的厚度Xpp，雖然增大了Cpp，但由于兩層多晶硅之間的氧化層質(zhì)量難以控制，太薄會影響保持特性。所以Spp的選取應在擦除／寫入效率和單元面積之間折中；Xpp的選取應在擦除／寫入效率和保持特性之間折中。

    減少隧道氧化層的厚度是提高EEPROM存儲管擦寫效率的有效措施。隧道氧化層越薄，其擦寫效果越好。但隧道氧化層厚度的減少受到直接隧道效應電荷泄漏的限制，而且太薄的隧道氧化層工藝實現(xiàn)困難，隧道氧化層厚度的極限為6nm。為了進一步提高編程效率，同時又不使隧道氧化層太薄，可采用低勢壘高度的隧道氧化層。
    增加擦除／寫入時間，可以提高擦寫閾值之差，但延長擦／寫時間會產(chǎn)生更多的陷阱電荷，從而影響EEPROM的可靠性。
    提高擦寫電壓可以提高擦寫閾值之差，但也有兩個問題，一是擦寫電壓太高會使隧道氧化層擊穿，造成EEPROM失效；二是工藝上實現(xiàn)20V以上的擦寫電壓比較困難（因為目前EEPROM的擦除／寫入電壓大多數(shù)都是在芯片內(nèi)產(chǎn)生的）。
    減少隧道氧化層的面積可以提高擦除／寫入效率，同時也提高了單元的保持特性，所以設計時應盡量減少隧道氧化層的面積，一般由設計規(guī)則確定。

    在EEPROM的設計時還要考慮兩個重要的問題，一是使漏耦合系數(shù)盡可能減少，二是合理選取N+埋層的濃度。漏耦合電容不僅使EEPROM管的穿通電壓減小，而且使輸出特性曲線向上傾斜。所以在設訐時應盡可能使它減小。N+埋層濃度太低會影響寫入效率，太高會影響隧道氧化層的質(zhì)量，綜合考慮后，N+埋層的摻雜濃度為1～5×l08/cm2。
    基于以上考慮，采用1. 41um設計規(guī)則設計的一種EEPROM單元如圖2.61所示。表2.9給出了單元的主要參數(shù)。