TP2051讀寫控制WE為高電平,輸出緩沖器/靈敏放大器被選通,C中存儲(chǔ)的數(shù)據(jù)通過位線和緩沖器輸出(D。再經(jīng)列選通電路送至最終的輸出引腳)。由于讀出時(shí)會(huì)消耗C中的電荷,存儲(chǔ)的數(shù)據(jù)被破壞,故每次讀出后,必須及時(shí)對(duì)讀出單元刷新,即此時(shí)刷新控制R也為高電平,則讀出的數(shù)據(jù)又經(jīng)刷新緩沖器和位線對(duì)電容器C進(jìn)行刷新,隨視存取存儲(chǔ)器.

圖7.2.7 動(dòng)態(tài)存儲(chǔ)單元及基本操作原理

除了讀、寫操作可以對(duì)存儲(chǔ)單元進(jìn)行刷新外,刷新操作也可以通過只選通行選線來(lái)實(shí)現(xiàn)。例如,當(dāng)行選線X為高電平,且WE亦為高電平時(shí),C上的數(shù)據(jù)經(jīng)T到達(dá)位線B,然后經(jīng)輸入緩沖器對(duì)存儲(chǔ)單元刷新,此時(shí)的刷新是整行刷新。實(shí)際上,輸出緩沖器和刷新緩沖器環(huán)路構(gòu)成一正反饋,如果位線為高電平,則將位線電平拉向更高。反之則使位線電平降得更低。

由于存儲(chǔ)單元電容的容量很小,所以在位線容性負(fù)載較大時(shí),C中存儲(chǔ)的電荷(C存有1時(shí))可能還未將位線拉至高電平時(shí)便耗盡了,由此出現(xiàn)讀出錯(cuò)誤。為避免出現(xiàn)這種情況,通常在讀之前先將位線電平預(yù)置為高、低電平的中間值。這樣,T導(dǎo)通時(shí),根據(jù)電容C存儲(chǔ)的是0還是1,會(huì)將位線拉向低電平或高電平。位線電平的這種變化經(jīng)靈敏放大器放大,可以準(zhǔn)確得到C所存儲(chǔ)的邏輯值。

DRAM的基本結(jié)構(gòu)和操作時(shí)序,由于DRAM的集成度很高,存儲(chǔ)容量大,因此需要較多的地址線。為減少引線數(shù)目,DRAM大都采用行、列地址分時(shí)送入的方法。例如,對(duì)于一個(gè)1M字的存儲(chǔ)器,有22°個(gè)地址,即有20根地址線。采用行、列地址分時(shí)送人時(shí),只需要10根地址線。DRAM的基本結(jié)構(gòu)如圖7.2.8所示,其內(nèi)部設(shè)有行.

圖7.2.9 DRAM操作定時(shí)圖,(a)讀、寫操作 (b)頁(yè)模式讀操作(0E=0) (c)RAs只刷新操作(CAs=7E=1)

Cms先于R/4S有效的刷新操作執(zhí)行該操作時(shí),CAs首先變?yōu)榈碗娖?然后RAS變?yōu)榈碗娖�。此時(shí),DRAM內(nèi)部的刷新控制及定時(shí)電路,控制刷新計(jì)數(shù)器連續(xù)生成刷新地址進(jìn)行刷新操作。

一般的DRAM每行刷新的間隔時(shí)間為15.6 us(目前也有7.8 us的),典型的刷新操作時(shí)間小于100 ns。刷新時(shí)間只占刷新周期的0.64%,所以DRAM用于讀寫操作的時(shí)間實(shí)際上超過99%。

與SRAM的發(fā)展類似,DRAM也有同步DRAM(SDRAM)、雙倍數(shù)據(jù)傳輸率DRAM(DDR SDRAM)和四倍數(shù)據(jù)傳輸率DRAM(QDR SDRAM)。

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