關(guān)鍵詞：eda設(shè)計(jì) 環(huán)境 仿真 引 言 　　隨著計(jì)算機(jī)及其相關(guān)技術(shù)的發(fā)展，一門(mén)嶄新的技術(shù)正在世界范圍內(nèi)興起，這就是cad（computer aided design）技術(shù)。cad技術(shù)是電子信息技術(shù)發(fā)展的杰出成果，它的發(fā)展與應(yīng)用正引發(fā)著一場(chǎng)工業(yè)設(shè)計(jì)和制造領(lǐng)域的革命。eda（electronic design automation，電子設(shè)計(jì)自動(dòng)化）技術(shù)，就是采用cad技術(shù)進(jìn)行電子系統(tǒng)和專(zhuān)用集成電路設(shè)計(jì)的技術(shù)。

　　eda技術(shù)可面向三個(gè)不同的層次，即系統(tǒng)級(jí)、電路級(jí)和物理實(shí)現(xiàn)級(jí)。進(jìn)入20世紀(jì)90年代以來(lái)，eda技術(shù)逐漸以高級(jí)語(yǔ)言描述、系統(tǒng)仿真（system simulation）和綜合優(yōu)化（synthesis）為特征。此時(shí)的eda技術(shù)經(jīng)常被稱(chēng)為esda(electronics system design automation)。

　　傳統(tǒng)的電子系統(tǒng)設(shè)計(jì)基本上采用自底向上（bottom-up）的設(shè)計(jì)方法，利用spice完成模擬驗(yàn)證。這種方法要求設(shè)計(jì)者具有豐富的設(shè)計(jì)經(jīng)驗(yàn)。大部分電子系統(tǒng)的設(shè)計(jì)工作需要設(shè)計(jì)專(zhuān)家人工完成，同時(shí)任何一次設(shè)計(jì)方案的修改，都意味著一次詳細(xì)設(shè)計(jì)過(guò)程的重復(fù)，再加上模擬驗(yàn)證速度較慢，因此無(wú)論在設(shè)計(jì)時(shí)間還是在設(shè)計(jì)精度上都不十分令人滿(mǎn)意。因此，采用人工的自底向上設(shè)計(jì)方法，已很難滿(mǎn)足當(dāng)今電子系統(tǒng)的設(shè)計(jì)要求；而現(xiàn)在eda所采用的自頂向下（top-down）的設(shè)計(jì)方法則有效地實(shí)現(xiàn)了設(shè)計(jì)周期、系統(tǒng)性能和系統(tǒng)成本之間的最佳權(quán)衡。這是一種層次化的設(shè)計(jì)方法。設(shè)計(jì)在盡可能高的層次上開(kāi)始進(jìn)行，從而使設(shè)計(jì)者能在更大的空間內(nèi)進(jìn)行設(shè)計(jì)搜索，理解整個(gè)系統(tǒng)的工作狀態(tài)，完成設(shè)計(jì)的權(quán)衡和相關(guān)的設(shè)計(jì)決策。自上而下的設(shè)計(jì)方法，首先從系統(tǒng)設(shè)計(jì)入手，從頂層進(jìn)行功能方框圖劃分和結(jié)構(gòu)設(shè)計(jì)，這時(shí)的設(shè)計(jì)與工藝無(wú)關(guān)。在方框圖一級(jí)先進(jìn)行仿真和糾錯(cuò)，用vhdl語(yǔ)言對(duì)高層次的系統(tǒng)行為級(jí)進(jìn)行描述并在系統(tǒng)級(jí)進(jìn)行驗(yàn)證。然后，用邏輯綜合優(yōu)化工具生成具體的門(mén)級(jí)邏輯電路的edif（electronic design interchange format，電子設(shè)計(jì)轉(zhuǎn)換格式）網(wǎng)表，對(duì)應(yīng)的物理實(shí)現(xiàn)級(jí)可以是pcb板或者是asic芯片。設(shè)計(jì)的主要仿真和調(diào)試過(guò)程是在高層次完成，這一方面有利于早期發(fā)現(xiàn)結(jié)構(gòu)設(shè)計(jì)上的錯(cuò)誤，避免設(shè)計(jì)工作的浪費(fèi)，同時(shí)也減少了邏輯仿真的工作量。目前，一般的硬件平臺(tái)已經(jīng)可以支持系統(tǒng)設(shè)計(jì)的cad軟件的運(yùn)行。自頂向下的設(shè)計(jì)方法方便了從系統(tǒng)級(jí)劃分和管理整個(gè)項(xiàng)目；簡(jiǎn)化了設(shè)計(jì)隊(duì)伍的管理；減少了不必要的重復(fù)；提高了設(shè)計(jì)的一次成功率。同時(shí)，自頂向下的設(shè)計(jì)方法還提供整個(gè)設(shè)計(jì)過(guò)程中的各設(shè)計(jì)階段的統(tǒng)一規(guī)范管理，包括系統(tǒng)的測(cè)試和各層次的模擬驗(yàn)證。

　　一般認(rèn)為衡量一個(gè)電子設(shè)計(jì)自動(dòng)化系統(tǒng)的優(yōu)劣主要有以下三個(gè)方面的標(biāo)準(zhǔn)。① 一般性：用該自動(dòng)化設(shè)計(jì)系統(tǒng)成功實(shí)現(xiàn)的電路和性能要求范圍；② 精確性：使用該自動(dòng)化設(shè)計(jì)系統(tǒng)能達(dá)到的設(shè)計(jì)精度；③ 有效性：把電路設(shè)計(jì)編譯成設(shè)計(jì)系統(tǒng)的輸入格式所用的時(shí)間和綜合優(yōu)化所用的cpu時(shí)間。 當(dāng)今流行的電子系統(tǒng)設(shè)計(jì)環(huán)境還存在一些弊端：層次單一；庫(kù)單元十分有限，而且結(jié)構(gòu)固定，不易修改和擴(kuò)充；自動(dòng)化程度低，需要大量的人工設(shè)計(jì)；核心的算法在設(shè)計(jì)時(shí)間和設(shè)計(jì)精度上都不能達(dá)到理想的要求。針對(duì)這些弊端，我們借鑒以前已有設(shè)計(jì)環(huán)境的長(zhǎng)處，提出了一個(gè)新穎的電子系統(tǒng)設(shè)計(jì)環(huán)境即aseda。

　 一、 aseda設(shè)計(jì)環(huán)境及流程

　 　　在aseda中，用符號(hào)模擬技術(shù)建立電路的符號(hào)模型。由于符號(hào)模擬技術(shù)對(duì)電路形式和性能要求沒(méi)有特殊的約定，從而解決了一般性的問(wèn)題。電路議程的自動(dòng)化生成，使得預(yù)準(zhǔn)備的時(shí)間大大縮短；層次化的宏模型庫(kù)及其自動(dòng)化建立工具使得綜合優(yōu)化的時(shí)間得到大幅度減少，解決了有效性的問(wèn)題。電路的宏模型用非參數(shù)統(tǒng)計(jì)分析方法建立，解決了以前線性回歸模型函數(shù)形式固定帶來(lái)的精確性差的問(wèn)題。

　　由于最新matlab for windows的4.0版是一種功能強(qiáng)、效率高、便于進(jìn)行科學(xué)和工程計(jì)算的交互式軟件包。它除了傳統(tǒng)的交互式編程之外，還提供了大量的matlab配套工具箱，有優(yōu)化工具箱（optimization toolbox）、信號(hào)處理工具箱（signal processing toolbox）、神經(jīng)網(wǎng)絡(luò)工具箱(neural network toolbox)、控制系統(tǒng)工具箱(control system toolbox)等。此外，它還提供了與其它語(yǔ)言的接口（c、fortran等），使得其功能日益強(qiáng)大。因此在 aseda中，被用來(lái)進(jìn)行系統(tǒng)級(jí)仿真。

　　電子系統(tǒng)自動(dòng)化設(shè)計(jì)的設(shè)計(jì)流程可以抽象為圖1所示的模式。首先，設(shè)計(jì)師根據(jù)所要求設(shè)計(jì)的電子系統(tǒng)的性能描述和設(shè)計(jì)限制建立設(shè)計(jì)概念，即建立該系統(tǒng)的信號(hào)流程框圖。在aseda中選出這些模塊后，進(jìn)入aseda的層次化綜合、優(yōu)化設(shè)計(jì)框架。然后，以電路圖或者是文本格式的文件輸出，作為版圖設(shè)計(jì)級(jí)的輸入，