前言:
對于高集成的數(shù)字邏輯電路來講，千百萬的晶體管單純靠手工的話，似乎不太可能！何況boss們還要考慮產(chǎn)品的rd周期和人力成本！
eda的誕生，減輕了工作量，加快了效率和正確率。從電路設(shè)計到虛擬工廠仿真，無不為現(xiàn)代集成電路的發(fā)展增加了動力。
對ic layout而言，ap&r工具也把layout engineer從繁重的工作中拯救了出來。
模擬電路layout現(xiàn)在還是要依靠手工方式，主要是因為模擬電路的不確定性所造成的。以后的layout engineer的發(fā)展，也許就是這兩個方面了：手工繪制analog circuit layout和操作ap&r tools。
正文:
工具再先進，也是人造出來的，也是要靠人來操作，當(dāng)然就是遵循了人的思路來運作。
一般而言，版圖工程師繪制版圖，需要有circuit,design rule和standard cell lib，也許還有其他細節(jié)方面的東西，但大概這些就可以開始工作了。apr tools也是需要這些東東，就像煮飯要米下鍋一樣，才能完成你想要完成的工作。
具體思路繼續(xù)向下講述。
tools畢竟還是tools，還沒有到，你說這些東東都給你了，你給我run出來。重要的一步就是轉(zhuǎn)換,
轉(zhuǎn)換成tools所支持的格式。比如把circuit轉(zhuǎn)換成verilog netlist，將design rule替換為tools的technolog file，對cell lib，除了要指明library的path,還要對cell進行轉(zhuǎn)換，標(biāo)識tools能夠認識的pin腳的位置和屬性。
好的現(xiàn)在tools可以讀verilog netlist，知道要用到多少cell，怎么連接。也知道要用的cell在什么地方，也知道要遵循什么樣的design rule。
細節(jié)方面的事，就是把cell分類,如果cell用作pad，就叫pad好了;如果cell足夠的大，就叫macro好了，如果只是一般的標(biāo)準(zhǔn)cell就叫standard cell好。
現(xiàn)在tools區(qū)分了不同的cell，也知道要按規(guī)則連線，但問題是tools把這些東西放到什么地方？
這確實是個問題，是給一個規(guī)則讓tools自己去放，可以;是手工來調(diào)整，可以�？赡苓�有其他的方式，就看哪一種就好了。（現(xiàn)在要考慮的是更細節(jié)的事，比如是一種策略,布線策略和擺放策略）。

為了合理擺放和布線方便，要對cell們作一些限制，像高度，寬度，每一個pin腳的位置等都要按一個規(guī)則來進行調(diào)整。對了，就好是不要讓線到處亂跑，給它一個區(qū)域，干脆像火車一樣給它指明線路，這樣一來，不同軌道上的線之間就不會相撞了。
問題又來了，如果在同一個軌道上怎么辦？
解決這個問題，可以是把軌道相互交錯到一起，或者還有別的辦法，山不轉(zhuǎn)水轉(zhuǎn)�。�

現(xiàn)在講到什么地方了，寫文章沒有提綱和思路，就會像布線一樣，到處亂串。
剛才講的，就是要把遵循定得更加細致，細致就沒有bug為止，這是一個漫長的過程，也許也可以在這里換一種思路。

通常boss的想法總是美好的，但美好的想法破滅也是無情的。chip size對老板來講就是成本，就是金錢。對layout engineer來講就是惡夢和挑戰(zhàn)！

還是布線和擺放的問題，現(xiàn)在boss出現(xiàn)了，layout engineer們必須拿起手中的筆來計算一下，以保證一個精確性。
計算什么？計算用了多少個cell？不同種類的cell占了chip的面積各是多少？走線的面積占chip的比例是多少？允許擺放cell和走線的空間比例是多少？... ...問題是多如牛毛！

好，現(xiàn)在來整理一下思路，給定一個大致的流程：
一，數(shù)據(jù)準(zhǔn)備
1.將cell分類處理,給定不同的屬性，指定pin腳的位置
2.讀取由circuit轉(zhuǎn)換出的netlist

二，數(shù)據(jù)整合
1.指明數(shù)據(jù)的path
2.將準(zhǔn)備好的數(shù)據(jù)讀取到同一個chip中
3.擺放pad和macro的位置
4.給定cell和走線的比例
5.預(yù)先繪制重要的走線，如power和考慮到timing方面的走線
6.擺放standard cell并作調(diào)整
7.進行布線和優(yōu)化.

大體是這樣的，希望高手們給予指正��！