在cadence 的virtuoso平臺(tái)中，加速布圖工具的性能已增強(qiáng)了10倍以上，將復(fù)雜操作所需的時(shí)間從數(shù)分鐘降到了數(shù)秒，使大多數(shù)操作幾乎在瞬間完成。設(shè)計(jì)規(guī)則驅(qū)動(dòng)的支持確保了通過(guò)結(jié)構(gòu)校正的布局，這一點(diǎn)對(duì)130納米及更小規(guī)格來(lái)說(shuō)，尤其顯得重要。此外，這種平臺(tái)還有其它改進(jìn)：openaccess提供3倍的容量和在virtuoso xl中的直線平面布圖等。最近發(fā)布的virtuoso chip editor 則為全定制的,基于單元的混合設(shè)計(jì)提供了快速的全芯片集成功能.

國(guó)家半導(dǎo)體技術(shù)基礎(chǔ)設(shè)施集團(tuán)（national semiconductor's technology infrastructure group）的高級(jí)cad經(jīng)理bill meier 表示：“我們公司非常成功地在自己的模擬和混合信號(hào)設(shè)計(jì)中使用了virtuoso加速布圖。它的連接驅(qū)動(dòng)的功能是實(shí)現(xiàn)快速結(jié)構(gòu)校正的布局的關(guān)鍵所在，此外，這種平臺(tái)能夠在virtuoso平臺(tái)中輕松運(yùn)行寄生參數(shù)仿真，這是一種實(shí)實(shí)在在的改進(jìn)�！�