鎖相環(huán) cd4046 應(yīng)用介紹
鎖相的意義是相位同步的自動控制，能夠完成兩個電信號相位同步的自動控制閉環(huán)系統(tǒng)叫做鎖相環(huán)，簡稱pll。它廣泛應(yīng)用于廣播通信、頻率合成、自動控制及時鐘同步等技術(shù)領(lǐng)域。鎖相環(huán)主要由相位比較器（pc）、壓控振蕩器（vco）、低通濾波器三部分組成，如圖1所示。


圖 1
壓控振蕩器的輸出uo接至相位比較器的一個輸入端，其輸出頻率的高低由低通濾波器上建立起來的平均電壓ud大小決定。施加于相位比較器另一個輸入端的外部輸入信號ui與來自壓控振蕩器的輸出信號uo相比較，比較結(jié)果產(chǎn)生的誤差輸出電壓uψ正比于ui和uo兩個信號的相位差，經(jīng)過低通濾波器濾除高頻分量后，得到一個平均值電壓ud。這個平均值電壓ud朝著減小co輸出頻率和輸入頻率之差的方向變化，直至vco輸出頻率和輸入信號頻率獲得一致。這時兩個信號的頻率相同，兩相位差保持恒定（即同步）稱作相位鎖定。
當鎖相環(huán)入鎖時，它還具有“捕捉”信號的能力，vco可在某一范圍內(nèi)自動跟蹤輸入信號的變化，如果輸入信號頻率在鎖相環(huán)的捕捉范圍內(nèi)發(fā)生變化，鎖相環(huán)能捕捉到輸人信號頻率，并強迫vco鎖定在這個頻率上。鎖相環(huán)應(yīng)用非常靈活，如果輸入信號頻率f1不等于vco輸出信號頻率f2，而要求兩者保持一定的關(guān)系，例如比例關(guān)系或差值關(guān)系，則可以在外部加入一個運算器，以滿足不同工作的需要。 過去的鎖相環(huán)多采用分立元件和模擬電路構(gòu)成，現(xiàn)在常使用集成電路的鎖相環(huán)，cd4046是通用的cmos鎖相環(huán)集成電路，其特點是電源電壓范圍寬（為3v－18v），輸入阻抗高(約100mω)，動態(tài)功耗小，在中心頻率f0為10khz下功耗僅為600μw，屬微功耗器件。圖2是cd4046的引腳排列，采用 16 腳雙列直插式，各引腳功能如下：


圖 2
1腳相位輸出端，環(huán)路人鎖時為高電平，環(huán)路失鎖時為低電平。
• 2腳相位比較器ⅰ的輸出端。
• 3腳比較信號輸入端。
• 4腳壓控振蕩器輸出端。
• 5腳禁止端，高電平時禁止，低電平時允許壓控振蕩器工作。
• 6、7腳外接振蕩電容。
• 8、16腳電源的負端和正端。
• 9腳壓控振蕩器的控制端。
• 10腳解調(diào)輸出端，用于fm解調(diào)。
• 11、12腳外接振蕩電阻。
• 13腳相位比較器ⅱ的輸出端。
• 14腳信號輸入端。
• 15腳內(nèi)部獨立的齊納穩(wěn)壓管負極。
圖3是cd4046內(nèi)部電原理框圖，主要由相位比較ⅰ、ⅱ、壓控振蕩器（vco）、線性放大器、源跟隨器、整形電路等部分構(gòu)成。比較器ⅰ采用異或門結(jié)構(gòu)，當兩個輸人端信號ui、uo的電平狀態(tài)相異時（即一個高電平，一個為低電平），輸出端信號uψ為高電平；反之，ui、uo電平狀態(tài)相同時（即兩個均為高，或均為低電平），uψ輸出為低電平。當ui、uo的相位差δφ在0°-180°范圍內(nèi)變化時，uψ的脈沖寬度m亦隨之改變，即占空比亦在改變。從比較器ⅰ的輸入和輸出信號的波形（如圖4所示）可知，其輸出信號的頻率等于輸入信號頻率的兩倍，并且與兩個輸入信號之間的中心頻率保持90°相移。從圖中還可知，fout不一定是對稱波形。對相位比較器ⅰ，它要求ui、uo的占空比均為50％（即方波），這樣才能使鎖定范圍為最大。


圖 3
相位比較器ⅱ是一個由信號的上升沿控制的數(shù)字存儲網(wǎng)絡(luò)。它對輸入信號占空比的要求不高，允許輸入非對稱波形，它具有很寬的捕捉頻率范圍，而且不會鎖定在輸入信號的諧波。它提供數(shù)字誤差信號和鎖定信號（相位脈沖）兩種輸出，當達到鎖定時，在相位比較器ⅱ的兩個輸人信號之間保持0°相移。
對相位比較器ⅱ而言，當14腳的輸入信號比3腳的比較信號頻率低時，輸出為邏輯“0”；反之則輸出邏輯“1”。如果兩信號的頻率相同而相位不同，當輸人信號的相位滯后于比較信號時，相位比較器ⅱ輸出的為正脈沖，當相位超前時則輸出為負脈沖。在這兩種情況下，從1