當(dāng)印制線布置在PCB邊緣時(shí),該印制線與參考接地板之間將形成相對較大的寄生電容, JS28F160C3TD-70因?yàn)椴贾迷赑CB內(nèi)部的印制線與參考接地板之間形成的電場被其他印制線“擠壓”,而布置在邊緣的印制線與參考接地板之間形成的電場相對比較發(fā)散。圖6.78為印制線與參考接地板之間電場分布示意圖。

   圖678 印制線與參考接地板之間電場分布示意圖

   顯然,對于本案例中的電路設(shè)計(jì),由于PCB中的復(fù)位信號線布置在PCB的邊緣并且已經(jīng)落在GNp平面之外,因此復(fù)位信號線會受到較大的干擾,導(dǎo)致ESD測試時(shí),系統(tǒng)出現(xiàn)復(fù)位現(xiàn)象。

   【處理措施】

   根據(jù)以上的原理分析,很容易得出以下兩種處理措施:

   (1)重新進(jìn)行PCB布線,將在PCB上的復(fù)位信號印制線左移,使其在GND平面覆蓋的區(qū)域內(nèi),而且遠(yuǎn)離PCB邊緣,同時(shí)為了進(jìn)一步降低復(fù)位信號印制線與參考接地板時(shí)間的寄生電容,可以在復(fù)位信號印制線所在的層(本案例為4層板,復(fù)位信號線布置在表層)上空余的地方鋪上GND銅箔(通過大量過孔與相鄰GND平面相連),如圖6.79所示。

   (2)在受干擾的復(fù)位印制線上,靠近CPU復(fù)位引腳的附近并聯(lián)一個(gè)電容,電容值可以選在100~1000pF之間。